课 程 设 计 报 告
课程设计名称：计算机组成原理课程设计
课程设计题目：定点原码位法器设计
院（系）：
专 业：
班 级：
学 号：
姓 名：
指导教师：
完成日期：
目 录
第1章 总体设计方案 1
11 设计原理 1
12 设计思路 2
13设计环境 3
第2章 详细设计方案 5
21 顶层方案图设计实现 5
211创建顶层图形设计文件 5
22 功模块设计实现 6
221 数寄存器模块设计实现 6
222 部分积寄存器模块设计实现 8
223 数寄存器模块设计实现 10
224 控制器器模块设计实现 12
225 加法器模块设计实现 15
23 仿真调试 17
第3章 编程载硬件测试 18
31 编程载 18
参考文献 19
附录（电路原理图） 20
第1章 总体设计方案
11 设计原理
原码位两原码数相积符号相两数符号异值数值两数绝值积例：
X01010Y—01101求X·Y数值程：
取双符号位数X00 1010数部分|Y|00 1101
部分积 数
00 0 0 0 0 1 1 0 1
+X 00 1 0 1 0
00 1 0 1 0
右移位 00 0 1 0 1 0 1 1 0 1（丢失）
+0 00 0 0 0 0
00 0 1 0 1
右移位 00 0 0 1 0 1 0 1 1 0（丢失）
+X 00 1 0 1 0
00 1 1 0 0
右移位 00 0 1 1 0 0 1 0 1 1（丢失）
+x 00 1 0 1 0
01 0 0 0 0
右移位 00 1 0 0 0 0 0 1 0 1（丢失）
结果：X·Y110000010
计算机数般时相加次加法操作求出两数求相加数次部分积相加次计算时相加数逐次左偏移位积位数数（数）两倍加法器需增两倍部分积右移时数寄存器时右移位数寄存器低位控制相加数取数零时数寄存器接收部分积右移出位完成运算部分积寄存器保存积高位部分数寄存器中保存积低位部分
根工算法知道原码位法整体设计应包括数寄存器数寄存器移位电路控制器部分积五模块包含输入输出控制器模块作顶层设计五模块作底层设计采硬件器件设计实现
出原理框图设计图11示：
图11 原码位逻辑电路框图
逻辑框图11中示中B数寄存器存放数C数寄存器存放数移位A部分积寄存器存放次相加移位数ALU加法器实现加法操作移位电路相加数作移位处理计数器控制移位次数输出结果
12 设计思路
定点原码位法器设计（图11示）包含两部分运算部分：数寄存器入功进行数输入数寄存器输出数寄存器位分相确定+X+0数寄存器入右移功实现数部分右移结果低四位数数位相结果作加法器输入原部分积相加新部分积结果高四位二控制部分：进行运算时两状态数数入状态数部分积右移状态定点原码位法器底层顶层设计采原理图设计输入方式编译调试形成*bit文件载XCV200编程逻辑芯片中硬件测试验证设计正确性
13设计环境
（1）硬件环境
•伟福COP2000型计算机组成原理实验仪
COP2000计算机组成原理实验系统实验台开关电源软件三部分组成实验台寄存器组R0R3运算单元累加器A暂存器B直通左移右移单元址寄存器程序计数器堆栈中断源输入输出单元存储器单元微址寄存器指令寄存器微程序控制器组合逻辑控制器扩展座总线插孔区微动开关指示灯逻辑笔脉源20键字符式LCDRS232口
COP2000计算机组成原理实验系统单元部件计算机结构模型布局清晰明系统实验时助PC 机实时监控数流状态正确否 实验系统软硬件户实验设计具完全开放特性系统提供微程序控制器组合逻辑控制器两种控制器方式 系统支持手动方式联机方式模拟方式三种工作方式系统具备完善寻址方式指令系统强模拟调试功
（2）EDA环境
•Xilinx foundation f31设计软件
Xilinx foundation f31Xilinx公司编程期间开发工具该台功强百万逻辑门设计该系统设计入口工具设计实现工具设计验证工具三部分组成
设计入口工具包括原理图编辑器限状态机编辑器硬件描述语言（HDL）编辑器LogiBLOX模块生成器Xilinx核生成器等软件功：接收种图形文字设计输入终生成网络表文件设计实现工具包括流程引擎限制编辑器基片规划器FPGA编辑器FPGA写入器等软件设计实现工具网络表转化配置特流载器件设计验证工具包括功时序仿真器静态时序分析器等设计中逻辑关系输出结果进行检验详分析时序限制满足情况
•COP2000集成调试软件
COP2000 集成开发环境COP2000 实验仪PC 机相连进行高层次实验配套软件通实验仪串行接口PC 机串行接口相连提供汇编反汇编编辑修改指令文件传送调试FPGA 实验等功该软件Windows 运行
第2章 详细设计方案
21 顶层方案图设计实现
顶层方案图实现原码位逻辑功采原理图设计输入方式完成电路实现基XCV200编程逻辑芯片完成原理图功设计输入输出信号安排XCV200指定引脚实现芯片引脚锁定
211创建顶层图形设计文件
顶层图形文件设计实体控制器加法器部分积寄存器数寄存器门组成芯片数寄存器等模块组装成完整编程逻辑芯片顶层图形文件设计利Xilinx foundation f31中逻辑器件实现顶层图形文件结构图21示
图21 定点原码位法器设计图形文件结构
22 功模块设计实现
221 数寄存器模块设计实现
数寄存器普通移位寄存器基础改造基寄存器面加入行输入串行输入片选端SS1时行输入屏蔽串行移位功S0时串行移位屏蔽行输入功D5D0数输入端Q5Q0数输出端A0串行输入端接受部分积低位移出数
（1） 数寄存器芯片外观部电路图
图22 数寄存器芯片外观
整体模块设计时思想数寄存器具行输入输出串行输入输出功数寄存器面加部分电路实现样六位D触发器组成触发器输入端直接接数输入端通片选电路接入时D触发器输出端通片选电路接触发器输入端样通片选段S（01）选择具体操作具体电路图：
图23数寄存器芯片部电路图
（2）功仿真
创建控制器模块进行功仿真验证功正确性Xilinx
Foundation f31编译器Simulator模块实现仿真结果图24示：
图24 数寄存器仿真
波形中数出输入数001100第升时S1数入第二升时S0A0始终1时产生移位该器件设计成功
222 部分积寄存器模块设计实现
部分积设计部分数功基样D触发器选择稍部分积寄存器选异步清零端CLRD触发器高电清零余端数样S1：行输入S0：右移
（1） 部分积芯片外观部电路图
图25 部分积寄存器芯片外观
通数寄存器较发现两者点D触发器选择部分积具异步清零D触发器（高电效） 清零端CLR作输入端A起保存低位数功D触发器防止数脉部分积脉升存时间差引起移入情况D触发器输出端接入数高位串行输入端实现移位部分积需串行输入数串行输入端接具体电路实现图
图26 部分积寄存器电路图
（2）功仿真
创建寄存器门模块进行功仿真验证功正确性XilinxFoundation f31编译器Simulator模块实现仿真结果图27示：
图27 部分积寄存器仿真
波形出输入数110011CLR前升高电起清零作输出端均0第二升时CLR已低电S1数入S0电路实现移位电路设计成功
223 数寄存器模块设计实现
法设计原理图出数需移位功需普通寄存器功选升D触发器第升数入变化
（1）数芯片外观部电路图
图28 数寄存器芯片外观
显然6D触发器实现触发器CLK联接起输入端作数输入端输入数会第升时数入数位数低位进行运算电路中加入6门中门端数输出端相连端接起引出作数低位连接端中寄存器部分具体实现：
图 29数寄存器电路图
（2）功仿真
创建加法器模块进行功仿真验证功正确性Xilinx foundation f31编译器Simulator模块实现仿真结果图210示：
图210 数寄存器仿真
波形中出输入数001100第升达时数入波形改变该器件设计成功
224 控制器器模块设计实现
控制器种波形计数器组成种波形实现输入CLKS波形产生数寄存器S端CLK波形计数器实现数寄存器第五升时计数进位输出1保持变中CLK数S脉相计数器进位输出端CO输入CLK接入门输出作部件CLK脉进位输出1时COCLK进行运算结果输出1脉恒1电路停止工作时输出结果
(1) 控制器芯片外观部电路
图 211 控制器芯片外观
整体设计思路需输入两脉：CLKS作部分积时钟信号S片选端脉时数时钟脉数时钟脉CLK1S1端脉通两波形产生（具体形状见底功仿真中波形发生器波形）然通4波形总电路正常工作中数首次进行数写入进行移位写入数数S片选端刚开始高电应该全低电波形通D触发器实现D输入端接高电输入波形作脉源第升时输出端变成高电变化电路中相反结果输出端加非门实现通CLKS产生CLK1波形通较CLK1CLK波形发现CLK1刚CLK两倍波形S取反加D触发器输入端然S作脉源具体电路图：
图212 控制器部电路图
计数器部分直接书计数器图212示S脉作脉源3JK触发器接成8进制计数器电路中需4进制计数器S走第5脉时进位输出1保持变三输出端输出数101进位输出1通三输入门实现中输入端低电输入保存进位输出进位输出端作D触发器脉D输入端接高电旦进位输出1D触发器触发输出1具体电路图
213示：
图 213 计数器电路图
（3）功仿真
创建寄存器模块进行功仿真验证功正确性Xilinx foundation f31编译器Simulator模块实现仿真结果图214示：
图 214 控制器波形仿真
图 215 计数器波形仿真
面两波形出波形发生器部分输入CLKS输出四波形：BUFENJIS(部分积S端脉)S1（数S端脉）BUFENJICLK（部分积CLK脉）CLK1（数CLK脉）计数器部分第五升时候进位输出1变化电路设计成功
225 加法器模块设计实现
采两原XCV200编程逻辑芯片加法器件ADD4实现电路中加法求4位数加两符号位6数第二片4位加法器芯片两高位分接输出端取低两位
（1） 加法器芯片外观部电路
图 216 加法器芯片外观
图 217 加法器部电路图
（2） 功仿真
图 217 加法器仿真
A5A0B5B0输入数加法器输入数分00 110011 0011C5C0输出结果11 1111通观仿真图中输出结果出结果正确误电路设计成功
（3） 电路部件说明
述五模块外整电路包含部件具体符号转化部件符号位异运算符号位转换部分输入数转换成绝值两符号位1100通符号转换部件输出均00实现电路示：
两门端均接两输出端均０然符号位进行异运算符号部分正确输出结果
23 仿真调试
仿真测试验证设计电路逻辑功时序正确性次设计原码位法设计完成采功仿真方法设计电路进行仿真验证电路功正确性
( 1 ) 建立仿真波形文件仿真信号选择
功仿真时首先建立仿真波形文件输入仿真信号CLK数输入A5A0B5B0符号位输入A5A4B5B4结果输出C5D0选定输入信号设置参数验证输出信号正确性
（2）功仿真结果分析
图 218 仿真波形
波形清楚出输入输出结果次测试中输入两数第章法说明举例两数：00 101011 1101图218输出结果C5Ｃ4符号位读运算结果11 10000010正确误说明总电路设计成功
第3章 编程载硬件测试
31 编程载
利COP2000仿真软件编程载功bit文件载XCV200实验板XCV200编程逻辑芯片中编译问题始终载法进行硬件检测没次课设画圆满句号
参考文献
[1] 唐朔飞计算机组成原理[M]北京：高等教育出版设2006
[2] 莫正坤计算机组成原理[M]武汉：华中理工学出版社1996
[3] 王爱英计算机组成结构(第4版)[M]北京：清华学出版社2006
[4] 范延滨微型计算机系统原理接口EDA设计技术[M]北京：北京邮电学出版社2006
[5] 李景华编程程逻辑器件EDA技术[M]北京：东北学出版社2003
[6] 曹昕燕EDA技术实验课程设计[M]北京：清华学出版社2006
[7] 江国强 EDA技术题实验[M]北京：电子工业出版社2005
[8] 白中英计算机组成原理(第三版)[M]北京：科学出版社2005
[9] 柳春风电子设计动化（EAD）教程[M]北京：北京理工学学出版社2005
附录（电路原理图）
课程设计总结：
刚开始课设题目时感觉课设做原码位法掌握错着慢慢深入理解发现真没想象中简单果软件操作关键做硬件测试需提前画图进行仿真说实话硬件方面真弱项课设程中遇问题开始时完全知道部件应该设计查资料答疑思路快新问题模块设计数部分积移位寄存器控制端S明显输入CLK脉数部分积控制端S波形协调部件波形整电路正常工作成设计电路关键问题量尝试 解决问题需输入CLK产生部件波形协调运行利实现仿真
通次实验设计解许计算机组成原理知识时学数电等相关容温遍更重发现设计方面足需学知识掌握清次设计中老师学予帮助次表示感谢然没实现载真正努力没什悔会课设中精神学中努力更知识
指导教师评语：
指导教师(签字)： 年 月 日
课程设计成绩
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课 程 设 计 报 告
课程设计名称：计算机组成原理课程设计
课程设计题目：定点原码位法器设计
院（系）：
专 业：
班 级：
学 号：
姓 名：
指导教师：
完成日期：
目 录
第1章 总体设计方案 1
11 设计原理 1
12 设计思路 2
13设计环境 3
第2章 详细设计方案 5
21 顶层方案图设计实现 5
211创建顶层图形设计文件 5
22 功模块设计实现 6
221 数寄存器模块设计实现 6
222 部分积寄存器模块设计实现 8
223 数寄存器模块设计实现 10
224 控制器器模块设计实现 12
225 加法器模块设计实现 15
23 仿真调试 17
第3章 编程载硬件测试 18
31 编程载 18
参考文献 19
附录（电路原理图） 20
第1章 总体设计方案
11 设计原理
原码位两原码数相积符号相两数符号异值数值两数绝值积例：
X01010Y—01101求X·Y数值程：
取双符号位数X00 1010数部分|Y|00 1101
部分积 数
00 0 0 0 0 1 1 0 1
+X 00 1 0 1 0
00 1 0 1 0
右移位 00 0 1 0 1 0 1 1 0 1（丢失）
+0 00 0 0 0 0
00 0 1 0 1
右移位 00 0 0 1 0 1 0 1 1 0（丢失）
+X 00 1 0 1 0
00 1 1 0 0
右移位 00 0 1 1 0 0 1 0 1 1（丢失）
+x 00 1 0 1 0
01 0 0 0 0
右移位 00 1 0 0 0 0 0 1 0 1（丢失）
结果：X·Y110000010
计算机数般时相加次加法操作求出两数求相加数次部分积相加次计算时相加数逐次左偏移位积位数数（数）两倍加法器需增两倍部分积右移时数寄存器时右移位数寄存器低位控制相加数取数零时数寄存器接收部分积右移出位完成运算部分积寄存器保存积高位部分数寄存器中保存积低位部分
根工算法知道原码位法整体设计应包括数寄存器数寄存器移位电路控制器部分积五模块包含输入输出控制器模块作顶层设计五模块作底层设计采硬件器件设计实现
出原理框图设计图11示：
图11 原码位逻辑电路框图
逻辑框图11中示中B数寄存器存放数C数寄存器存放数移位A部分积寄存器存放次相加移位数ALU加法器实现加法操作移位电路相加数作移位处理计数器控制移位次数输出结果
12 设计思路
定点原码位法器设计（图11示）包含两部分运算部分：数寄存器入功进行数输入数寄存器输出数寄存器位分相确定+X+0数寄存器入右移功实现数部分右移结果低四位数数位相结果作加法器输入原部分积相加新部分积结果高四位二控制部分：进行运算时两状态数数入状态数部分积右移状态定点原码位法器底层顶层设计采原理图设计输入方式编译调试形成*bit文件载XCV200编程逻辑芯片中硬件测试验证设计正确性
13设计环境
（1）硬件环境
•伟福COP2000型计算机组成原理实验仪
COP2000计算机组成原理实验系统实验台开关电源软件三部分组成实验台寄存器组R0R3运算单元累加器A暂存器B直通左移右移单元址寄存器程序计数器堆栈中断源输入输出单元存储器单元微址寄存器指令寄存器微程序控制器组合逻辑控制器扩展座总线插孔区微动开关指示灯逻辑笔脉源20键字符式LCDRS232口
COP2000计算机组成原理实验系统单元部件计算机结构模型布局清晰明系统实验时助PC 机实时监控数流状态正确否 实验系统软硬件户实验设计具完全开放特性系统提供微程序控制器组合逻辑控制器两种控制器方式 系统支持手动方式联机方式模拟方式三种工作方式系统具备完善寻址方式指令系统强模拟调试功
（2）EDA环境
•Xilinx foundation f31设计软件
Xilinx foundation f31Xilinx公司编程期间开发工具该台功强百万逻辑门设计该系统设计入口工具设计实现工具设计验证工具三部分组成
设计入口工具包括原理图编辑器限状态机编辑器硬件描述语言（HDL）编辑器LogiBLOX模块生成器Xilinx核生成器等软件功：接收种图形文字设计输入终生成网络表文件设计实现工具包括流程引擎限制编辑器基片规划器FPGA编辑器FPGA写入器等软件设计实现工具网络表转化配置特流载器件设计验证工具包括功时序仿真器静态时序分析器等设计中逻辑关系输出结果进行检验详分析时序限制满足情况
•COP2000集成调试软件
COP2000 集成开发环境COP2000 实验仪PC 机相连进行高层次实验配套软件通实验仪串行接口PC 机串行接口相连提供汇编反汇编编辑修改指令文件传送调试FPGA 实验等功该软件Windows 运行
第2章 详细设计方案
21 顶层方案图设计实现
顶层方案图实现原码位逻辑功采原理图设计输入方式完成电路实现基XCV200编程逻辑芯片完成原理图功设计输入输出信号安排XCV200指定引脚实现芯片引脚锁定
211创建顶层图形设计文件
顶层图形文件设计实体控制器加法器部分积寄存器数寄存器门组成芯片数寄存器等模块组装成完整编程逻辑芯片顶层图形文件设计利Xilinx foundation f31中逻辑器件实现顶层图形文件结构图21示
图21 定点原码位法器设计图形文件结构
22 功模块设计实现
221 数寄存器模块设计实现
数寄存器普通移位寄存器基础改造基寄存器面加入行输入串行输入片选端SS1时行输入屏蔽串行移位功S0时串行移位屏蔽行输入功D5D0数输入端Q5Q0数输出端A0串行输入端接受部分积低位移出数
（1） 数寄存器芯片外观部电路图
图22 数寄存器芯片外观
整体模块设计时思想数寄存器具行输入输出串行输入输出功数寄存器面加部分电路实现样六位D触发器组成触发器输入端直接接数输入端通片选电路接入时D触发器输出端通片选电路接触发器输入端样通片选段S（01）选择具体操作具体电路图：
图23数寄存器芯片部电路图
（2）功仿真
创建控制器模块进行功仿真验证功正确性Xilinx
Foundation f31编译器Simulator模块实现仿真结果图24示：
图24 数寄存器仿真
波形中数出输入数001100第升时S1数入第二升时S0A0始终1时产生移位该器件设计成功
222 部分积寄存器模块设计实现
部分积设计部分数功基样D触发器选择稍部分积寄存器选异步清零端CLRD触发器高电清零余端数样S1：行输入S0：右移
（1） 部分积芯片外观部电路图
图25 部分积寄存器芯片外观
通数寄存器较发现两者点D触发器选择部分积具异步清零D触发器（高电效） 清零端CLR作输入端A起保存低位数功D触发器防止数脉部分积脉升存时间差引起移入情况D触发器输出端接入数高位串行输入端实现移位部分积需串行输入数串行输入端接具体电路实现图
图26 部分积寄存器电路图
（2）功仿真
创建寄存器门模块进行功仿真验证功正确性XilinxFoundation f31编译器Simulator模块实现仿真结果图27示：
图27 部分积寄存器仿真
波形出输入数110011CLR前升高电起清零作输出端均0第二升时CLR已低电S1数入S0电路实现移位电路设计成功
223 数寄存器模块设计实现
法设计原理图出数需移位功需普通寄存器功选升D触发器第升数入变化
（1）数芯片外观部电路图
图28 数寄存器芯片外观
显然6D触发器实现触发器CLK联接起输入端作数输入端输入数会第升时数入数位数低位进行运算电路中加入6门中门端数输出端相连端接起引出作数低位连接端中寄存器部分具体实现：
图 29数寄存器电路图
（2）功仿真
创建加法器模块进行功仿真验证功正确性Xilinx foundation f31编译器Simulator模块实现仿真结果图210示：
图210 数寄存器仿真
波形中出输入数001100第升达时数入波形改变该器件设计成功
224 控制器器模块设计实现
控制器种波形计数器组成种波形实现输入CLKS波形产生数寄存器S端CLK波形计数器实现数寄存器第五升时计数进位输出1保持变中CLK数S脉相计数器进位输出端CO输入CLK接入门输出作部件CLK脉进位输出1时COCLK进行运算结果输出1脉恒1电路停止工作时输出结果
(1) 控制器芯片外观部电路
图 211 控制器芯片外观
整体设计思路需输入两脉：CLKS作部分积时钟信号S片选端脉时数时钟脉数时钟脉CLK1S1端脉通两波形产生（具体形状见底功仿真中波形发生器波形）然通4波形总电路正常工作中数首次进行数写入进行移位写入数数S片选端刚开始高电应该全低电波形通D触发器实现D输入端接高电输入波形作脉源第升时输出端变成高电变化电路中相反结果输出端加非门实现通CLKS产生CLK1波形通较CLK1CLK波形发现CLK1刚CLK两倍波形S取反加D触发器输入端然S作脉源具体电路图：
图212 控制器部电路图
计数器部分直接书计数器图212示S脉作脉源3JK触发器接成8进制计数器电路中需4进制计数器S走第5脉时进位输出1保持变三输出端输出数101进位输出1通三输入门实现中输入端低电输入保存进位输出进位输出端作D触发器脉D输入端接高电旦进位输出1D触发器触发输出1具体电路图
213示：
图 213 计数器电路图
（3）功仿真
创建寄存器模块进行功仿真验证功正确性Xilinx foundation f31编译器Simulator模块实现仿真结果图214示：
图 214 控制器波形仿真
图 215 计数器波形仿真
面两波形出波形发生器部分输入CLKS输出四波形：BUFENJIS(部分积S端脉)S1（数S端脉）BUFENJICLK（部分积CLK脉）CLK1（数CLK脉）计数器部分第五升时候进位输出1变化电路设计成功
225 加法器模块设计实现
采两原XCV200编程逻辑芯片加法器件ADD4实现电路中加法求4位数加两符号位6数第二片4位加法器芯片两高位分接输出端取低两位
（1） 加法器芯片外观部电路
图 216 加法器芯片外观
图 217 加法器部电路图
（2） 功仿真
图 217 加法器仿真
A5A0B5B0输入数加法器输入数分00 110011 0011C5C0输出结果11 1111通观仿真图中输出结果出结果正确误电路设计成功
（3） 电路部件说明
述五模块外整电路包含部件具体符号转化部件符号位异运算符号位转换部分输入数转换成绝值两符号位1100通符号转换部件输出均00实现电路示：
两门端均接两输出端均０然符号位进行异运算符号部分正确输出结果
23 仿真调试
仿真测试验证设计电路逻辑功时序正确性次设计原码位法设计完成采功仿真方法设计电路进行仿真验证电路功正确性
( 1 ) 建立仿真波形文件仿真信号选择
功仿真时首先建立仿真波形文件输入仿真信号CLK数输入A5A0B5B0符号位输入A5A4B5B4结果输出C5D0选定输入信号设置参数验证输出信号正确性
（2）功仿真结果分析
图 218 仿真波形
波形清楚出输入输出结果次测试中输入两数第章法说明举例两数：00 101011 1101图218输出结果C5Ｃ4符号位读运算结果11 10000010正确误说明总电路设计成功
第3章 编程载硬件测试
31 编程载
利COP2000仿真软件编程载功bit文件载XCV200实验板XCV200编程逻辑芯片中编译问题始终载法进行硬件检测没次课设画圆满句号
参考文献
[1] 唐朔飞计算机组成原理[M]北京：高等教育出版设2006
[2] 莫正坤计算机组成原理[M]武汉：华中理工学出版社1996
[3] 王爱英计算机组成结构(第4版)[M]北京：清华学出版社2006
[4] 范延滨微型计算机系统原理接口EDA设计技术[M]北京：北京邮电学出版社2006
[5] 李景华编程程逻辑器件EDA技术[M]北京：东北学出版社2003
[6] 曹昕燕EDA技术实验课程设计[M]北京：清华学出版社2006
[7] 江国强 EDA技术题实验[M]北京：电子工业出版社2005
[8] 白中英计算机组成原理(第三版)[M]北京：科学出版社2005
[9] 柳春风电子设计动化（EAD）教程[M]北京：北京理工学学出版社2005
附录（电路原理图）
课程设计总结：
刚开始课设题目时感觉课设做原码位法掌握错着慢慢深入理解发现真没想象中简单果软件操作关键做硬件测试需提前画图进行仿真说实话硬件方面真弱项课设程中遇问题开始时完全知道部件应该设计查资料答疑思路快新问题模块设计数部分积移位寄存器控制端S明显输入CLK脉数部分积控制端S波形协调部件波形整电路正常工作成设计电路关键问题量尝试 解决问题需输入CLK产生部件波形协调运行利实现仿真
通次实验设计解许计算机组成原理知识时学数电等相关容温遍更重发现设计方面足需学知识掌握清次设计中老师学予帮助次表示感谢然没实现载真正努力没什悔会课设中精神学中努力更知识
指导教师评语：
指导教师(签字)： 年 月 日
课程设计成绩
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