**学院电子信息工程学院
数字电子技术实验指导书
编写：**
20**年4月
目录
目录 II
实验：认识实验 1
实验目 1
二实验基知识 1
三实验设备仪器 3
四实验容 3
五实验预求 3
六实验报告 3
实验二：门电路逻辑功测试 4
实验目 4
二实验原理 4
三实验设备仪器 4
四实验容 4
五实验预求 5
六实验报告 5
实验三：组合逻辑电路功测试 6
实验目 6
二实验原理 6
三实验设备仪器 7
四实验容 7
五实验预求 8
六实验报告 8
实验四：译码器应 9
实验目 9
二实验原理 9
三实验设备仪器 11
四实验容 11
五实验预求 11
六实验报告 11
实验五：触发器应 12
实验目 12
二实验原理 12
三实验设备仪器 **
四实验容 **
五实验预求 14
六实验报告 15
实验六：计数器应 16
实验目 16
二实验原理 16
三实验设备仪器 17
四实验容 17
五实验预求 18
六实验报告 18
实验七：移位寄存器应 19
实验目 19
二实验原理 19
三实验设备仪器 20
四实验容 21
五实验预求 22
六实验报告 22
实验八 计时电路设计 23
实验目 23
二实验原理 23
三实验设备仪器 23
四实验容 23
五实验预求 24
六实验报告 24
附录1 集成逻辑门电路新旧图形符号 25
附录2 集成触发器新旧图形符号 26
附录3 部分集成电路引脚排列 27
74LS系列 27
二CC4000系列 30
三CC4500系列 34
实验：认识实验
实验目
1 熟悉实验箱面板设置性
2 解实验基程
3 掌握实验中操作规范常见障检查方法
4 掌握数字集成器件方法
二实验基知识
1 实验基程：
（1）实验预
（2）实验记录
a实验务名称容
b实验数波形实验中出现现象记录中应初步判断实验正确性
c记录波形时应注意输入输出波形时间相位关系座标中齐
d实验中实际仪器型号编号元器件情况
2 实验中操作规范常见障检查方法
(1)实验者需注意规程进行
a搭接实验电路前应仪器设备进行必检查校准集成电路进行功测试
b搭接电路时应遵循正确布线原操作步骤（先接线通电做完先断电拆线步骤）
c掌握科学调试方法效分析检查障确保电路工作稳定
d仔细观察实验现象完整准确记录实验数理值进行较分析
e实验完毕指导教师意关断电源拆连线整理放实验箱实验台清理干净摆放整洁
(2)布线原障检查实验操作重问题
a布线原：应便检查排障更换器件
①接插集成电路时先校准两排引脚实验底板插孔应轻轻力电路插然确定引脚插孔完全吻合稍力插紧免集成电路引脚弯曲折断者接触良
②允许集成电路方插反般IC方缺口（标记）左引脚序号左方第引脚开始逆时钟方次递增左方第引脚
③导线应粗细适般选取直径06～08mm单股导线采种色线区途电源线红色线黑色
④布线应秩序进行意乱接容易造成漏接错接较方法接固定电点电源线线门电路闲置输入端触发器异步置位复位端等次信号源序输入输出次布线
⑤连线应避免长避免集成元件方跨接避免重叠交错利布线更换元器件障检查排
⑥实验电路规模较时应注意集成元器件合理布局便佳布线布线时便单集成元件进行功测试种良惯实际样做会增加布线工作量
⑦型实验元器件总电路功划分干相独立部分逐布线调试（分调）然部分连接起（联调）
b障排查
①操作（布线错误等）
②设计（电路出现险象等）
③元器件功正常
④仪器（指数字电路实验箱）集成元件身出现障
c种常见障检查方法：
①查线法：
复查电路连线注意：漏线错线导线插孔接触否集成电路否插牢集成电路否插反等
②观察法：
万表直接测量集成块Vcc端否加电源电压输入信号时钟脉等否加实验电路观察输出端反应重复测试观察障现象然某障状态万表测试输入输出端直流电判断出否插座板集成块引脚连接线等原造成障
③信号注入法
电路级输入端加特定信号观察该级输出响应确定该级否障必时切断周围连线避免相互影响
④信号寻迹法
电路输入端加特定信号信号流逐线检查否响应否正确必时次输入信号
⑤换法
输入端器件余端调换输入端试必时更换器件检查器件功正常引起障
⑥动态逐线踪检查法
时序电路输入时钟信号信号流次检查级波形直找出障点止
3 数字集成器件须知
实验中74系列器件封装选双列直插式图1双列直插封装正面示意图双列直插封装特点：
（1）正面（面）器件端半圆缺口正方标志缺口左边引脚号1引脚号逆时针方增加双列直插器件两列引脚器件插入实验箱插座中者插座中拨出时心器件引脚搞弯折断
（2）集成电路器件时先清引脚图找电源避免接线错误造成器件损坏
必须注意带电插拔器件插拔器件关断电源情况进行
三实验设备仪器
图1中数字表示引脚号
1 数字电子技术实验箱
2 数字式万表
3 导线干
4 数字集成器件
四实验容
1 观察实验箱数字集成器件：74LS0074LS20等
2 万表电阻挡测试实验箱导线导通情况
3 熟悉实验箱面板设置性特点
五实验预求
通预应做实验前准备写出份预报告容包括：
1 绘出设计实验电路图该图应该逻辑图连线图混合便连接线反映电路原理图标出器件型号引脚号元件数值必时须文字说明
2 拟定实验方法步骤
3 拟记录实验数表格波形坐标
4 列出元器件单
六实验报告
1 实验结果进行分析
实验二：门电路逻辑功测试
实验目
1 熟悉门电路逻辑功
2 熟悉数字电路板方法
二实验原理
门电路输入端加固定高（H）低（L）电发光二极测出门电路输出响应根门电路逻辑功判断响应否正确
非门逻辑功：
三实验设备仪器
1 74LS00（CC4011）四二输入非门×2
2 74LS20（CC4012）双四输入非门×1
3 数字电子技术实验箱
4 数字式万表
四实验容
1 测试门电路逻辑功
（1）选双四输入非门74LS20块插入数字电路板中图1接线输入端接电开关插口输出端接电显示发光二极（D1∽D15意）
（2）电开关表1置位测输出逻辑状态
表1
输 入
输出
1
2
3
4
Y
H
H
H
H
L
H
H
H
L
L
H
H
L
L
L
H
L
L
L
L
2 逻辑电路逻辑关系
（1）二块74LS00图2图3接线(第14脚接+5V电源7脚接)输入输出关系分填入表2表3中
表2
输入
输出
A
B
Y
L
L
L
H
H
L
H
H
表3
输入
输出
A
B
Y
Z
L
L
L
H
H
L
H
H
（2）写出面两电路逻辑表达式
五实验预求
1判断门电路逻辑功否正常？
六实验报告
1根实验结果理分析较说明实验结果否正确
实验三：组合逻辑电路功测试
实验目
1 掌握组合逻辑电路设计测试方法
二实验原理
1 中规模集成电路设计组合电路常见逻辑电路设计组合电路般步骤图3－1示
图3－1 组合逻辑电路设计流程图
根设计务求建立输入输出变量列出真值表然逻辑代数卡诺图化简法求出简化逻辑表达式实际选逻辑门类型修改逻辑表达式 根简化逻辑表达式画出逻辑图标准器件构成逻辑电路实验验证设计正确性
2 组合逻辑电路设计举例
非门设计表决电路四输入端中三四1时输出端1
设计步骤：根题意列出真值表表3－1示填入卡诺图表3－2中
表3－1
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
A
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Z
0
0
0
0
0
0
0
1
0
0
0
1
0
1
1
1
表3－2
DA
BC
00
01
11
10
00
01
1
11
1
1
1
10
1
卡诺图出逻辑表达式演化成非形式
Z＝ABC＋BCD＋ACD＋ABD
＝
根逻辑表达式画出非门构成逻辑电路图3－2示
图3－2 表决电路逻辑图
实验验证逻辑功：
图3－2接线输入端ABCD接逻辑开关输出插口输出端Z接逻辑电显示输入插口真值表（拟）求逐次改变输入变量测量相应输出值验证逻辑功表3－1进行较验证设计逻辑电路否符合求
三实验设备仪器
1 +5V直流电源
2 逻辑电开关
3 逻辑电显示器
4 74LS00（CC4011）×1 四二输入非门
5 74LS20（CC4012）×3 双四输入非门
6 74LS86（CC4030）×1 四二输入异门
四实验容
1 设计位全加器求异门非门组成
五实验预求
1 根实验务求设计组合电路根标准器件画出逻辑图
2四输入非门中某组端时应作处理？判断门电路逻辑功否正常？
六实验报告
1 列写实验务设计程画出设计电路图
2 设计电路进行实验测试记录测试结果
实验四：译码器应
实验目
1 掌握中规模集成译码器逻辑功方法
二实验原理
译码器输入输出组合逻辑电路作定代码进行翻译变成相应状态输出通道中相应路信号输出译码器数字系统中广泛途仅代码转换终端数字显示数分配存贮器寻址组合控制信号等功选种类译码器
二进制译码器表示输入变量状态2线－4线3线－8线4线－16线译码器n输入变量2n组合状态2n 输出端供输出代表函数应n输入变量项
图4－1(a)(b)分3线－8线译码器74LS**8逻辑图引脚排列中 A2 A1 A0 址输入端Y0～Y7译码输出端S1S2S3端
图4－1 3－8线译码器74LS**8逻辑图引脚排列
表4－1 74LS**8功表
输 入
输 出
S1
+
A2
A1
A0
1
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
1
1
0
1
1
1
1
1
1
1
0
0
1
0
1
1
0
1
1
1
1
1
1
0
0
1
1
1
1
1
0
1
1
1
1
1
0
1
0
0
1
1
1
1
0
1
1
1
1
0
1
0
1
1
1
1
1
1
0
1
1
1
0
1
1
0
1
1
1
1
1
1
0
1
1
0
1
1
1
1
1
1
1
1
1
1
0
0
×
×
×
×
1
1
1
1
1
1
1
1
×
1
×
×
×
1
1
1
1
1
1
1
1
二进制译码器方便实现逻辑函数图4－3示实现逻辑函数
图4－2 作数分配器 图4－3 实现逻辑函数
利端方便两 38译码器组合成416译码器图4－4示
图4－4 两片74LS**8组合成416译码器
三实验设备仪器
1 ＋5V直流电源
2 逻辑电开关
3 逻辑电显示器
4 74LS**8×2
5 74LS20（CC4012）
四实验容
1 74LS**8译码器逻辑功测试
译码器端S1S2’S3’址端A2A1A0 分接逻辑电开关输出口八输出端Y7’…Y0’次连接逻辑电显示器八输入口拨动逻辑电开关表4－1逐项测试74LS**8逻辑功
2 两片74LS**8组合成4线16线译码器进行实验
3 图43连线测试实现逻辑函数逻辑功
五实验预求
1 复关译码器分配器原理
2 根实验务画出需实验线路记录表格
3 实验需芯片引脚功图
六实验报告
1根实验结果理分析较说明实验结果否正确
实验五：触发器应
实验目
1 掌握基RSJKDT触发器逻辑功
2 掌握集成触发器逻辑功方法
3 熟悉触发器间相互转换方法
二实验原理
触发器具两稳定状态表示逻辑状态10定外界信号作稳定状态翻转稳定状态具记忆功二进制信息存贮器件构成种时序电路基逻辑单元
1 基RS触发器
图5－1两非门组成基RS触发器时钟控制低电直接触发触发器
2 JK触发器
输入信号双端情况JK触发器功完善灵活通性较强种触发器实验采CC4027双JK触发器
JK触发器状态方程
Qn+1 ＝Jn＋Qn
CC4027CMOS传输门构成边型JK触发器升触发双JK触发器图5－2引脚排列
图5－2 双升J－K触发器
3 D触发器
输入信号单端情况D触发器起方便状态方程Qn+1＝DnCC40**CMOS传输门构成边型D触发器升触发双D触发器图5－3引脚排列
图5－3 双升D触发器
4 触发器间相互转换
集成触发器产品中种触发器固定逻辑功利转换方法获具功触发器D触发器 端D端相连便转换成T'触发器图5－4示
图5－4 D转成T'
三实验设备仪器
1 CC4027×1
2 CC40**×1
3 74LS00×1
四实验容
1测试基RS触发器逻辑功
图5－1两非门组成基RS触发器输入端R’S’接逻辑开关输出插口输出端 QQ’接逻辑电显示输入插口表5－1求测试记录
表5－1
Q
0
1
1
1
1
0
0
0
2 测试双JK触发器CC4027逻辑功
(1) 测试JK触发器逻辑功表5－2求改变JKCP端状态观察Q状态变化记录
(2) JK触发器JK端连起构成T触发器CP端输入1HZ连续脉观察Q端变化
表5－2
输 入
输 出
S
R
CP
J
K
Qn
Qn+1
1
0
×
×
×
×
0
1
×
×
×
×
0
0
↑
0
0
0
1
0
0
↑
1
0
0
1
0
0
↑
0
1
0
1
0
0
↑
1
1
0
1
3 测试双D触发器CC40**逻辑功表5－3求进行测试记录
表5－3
输 入
输 出
S
R
CP
D
Qn
Qn+1
1
0
×
×
×
0
1
×
×
×
0
0
↑
1
0
1
0
0
↑
0
0
1
五实验预求
1 复关触发器容
2 列出触发器功测试表格
六实验报告
1根实验结果理分析较说明实验结果否正确
实验六：计数器应
实验目
1 学集成触发器构成计数器方法
2 掌握中规模集成计数器功测试方法
二实验原理
计数器实现计数功时序部件仅计脉数常作数字系统定时分频执行数字运算特定逻辑功
计数器种类构成计数器中触发器否时钟脉源分步计数器异步计数器根计数制分二进制计数器十进制计数器意进制计数器根计数增减趋势分加法减法逆计数器
1 D触发器构成异步二进制加／减计数器
图6－1四D触发器构成四位二进制异步加法计数器连接特点D触发器接成T'触发器低位触发器Q’端高位CP端相连接
图6－1 四位二进制异步加法计数器
图6－1稍加改动低位触发器Q端高位CP端相连接构成4位二进制减法计数器
2 中规模十进制计数器
CC40192步十进制逆计数器具双时钟输入具清置数等功引脚排列逻辑符号图6－2示
图6－2 CC40192引脚排列逻辑符号
CC40192（74LS192二者互换）功表6－1说明：
表6－1
输 入
输 出
CR
CPU
CPD
D3
D2
D1
D0
Q3
Q2
Q1
Q0
1
×
×
×
×
×
×
×
0
0
0
0
0
0
×
×
d
c
b
a
d
c
b
a
0
1
↑
1
×
×
×
×
加 计 数
0
1
1
↑
×
×
×
×
减 计 数
3 计数器级联
十进制计数器表示0～9十数扩计数器范围常十进制计数器级联
步计数器设进位（位）输出端选进位（位）输出信号驱动级计数器
图6－3CC40192利进位输出控制高位CPU端构成加数级联图
图6－3 CC40192级联电路
三实验设备仪器
1 CC40**×2
2 CC40192×2
四实验容
1 CC40**74LS74 D触发器构成4位二进制异步加法计数器
(1) 图5－1接线 R接逻辑开关输出插口低位CP0 端接单次脉源输出端Q3Q2Q1Q0 接逻辑电显示输入插口S接低电0
(2) 清零逐送入单次脉观察列表记录 Q3～Q0 状态
(3) 图6－1电路中低位触发器Q端高位CP端相连接构成减法计数器清零逐送入单次脉观察列表记录Q3～Q0 状态
2 图6－3示两片CC40192组成两位十进制加法计数器输入1Hz连续计数脉进行
00—99累加计数记录
3 两位十进制加法计数器改两位十进制减法计数器实现99—00递减计数记录
五实验预求
1 复关计数器部分容
2 拟出实验容需测试记录表格
3 熟悉实验集成块引脚排列图
六实验报告
1 实验结果进行分析
实验七：移位寄存器应
实验目
1 掌握中规模4位双移位寄存器逻辑功方法
2 熟悉移位寄存器应 — 实现数串行行转换构成环形计数器掌握公式函数
二实验原理
1 移位寄存器具移位功寄存器指寄存器中存代码够移位脉作次左移右移左移右移称双移位寄存器需改变左右移控制信号便实现双移位求
图7－1 CC40194逻辑符号引脚功
2移位寄存器应广实验研究移位寄存器作环形计数器数串行转换
（1）环形计数器
移位寄存器输出反馈串行输入端进行循环移位种类型计数器通常称环形计数器
图 7－2 环形计数器
图7－2 电路果输出QO左移串行输入端SL相连接达左移循环移位
(2)实现数串行转换
串行行转换指串行输入数码转换电路变换成行输出
图5－3二片CC40194（74LS194）四位双移位寄存器组成七位串行数转换电路
图7－3 七位串行 行转换器
串行行转换具体程：转换前 CR’端加低电12两片寄存器容清0时S1S0＝11寄存器执行行输入工作方式第CP脉寄存器输出状态Q0～Q701111111时S1S0变01转换电路变执行串入右移工作方式串行输入数1片SR端加入着CP脉次加入输出状态变化列成表71示
表7－1
CP
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
说明
0
0
0
0
0
0
0
0
0
清零
1
0
1
1
1
1
1
1
1
送数
2
dO
0
1
1
1
1
1
1
右
移
操
作
七
次
3
d1
d0
0
1
1
1
1
1
4
d2
d1
d0
0
1
1
1
1
5
d3
d2
d1
d0
0
1
1
1
6
d4
d3
d2
d1
d0
0
1
1
7
d5
d4
d3
d2
d1
d0
0
1
8
d6
d5
d4
d3
d2
d1
d0
0
9
0
1
1
1
1
1
1
1
送数
表7－1见右移操作七次Q7变0S1S0变11说明串行输入结束时串行输入数码已转换成行输出
三实验设备仪器
1 CC40192×2
2 74LS00
四实验容
1 测试CC40194（74LS194）逻辑功
图7－4接线CRS1S0SLSRD0D1D2D3分接逻辑开关输出插口Q0Q1Q2Q3接逻辑电显示输入插口CP端接单次脉源表7－2规定输入状态逐项进行测试
图7－4 CC40194逻辑功测试
表7－2
清
模 式
时钟
串 行
输 入
输 出
功总结
S1
S0
CP
SL
SR
D0 D1 D2 D3
Q0 Q1 Q2 Q3
0
×
×
×
×
×
××××
1
1
1
↑
×
×
a b c d
1
0
1
↑
×
0
××××
1
0
1
↑
×
1
××××
1
0
1
↑
×
0
××××
1
0
1
↑
×
0
××××
1
1
0
↑
1
×
××××
1
1
0
↑
1
×
××××
1
1
0
↑
1
×
××××
1
1
0
↑
1
×
××××
1
0
0
↑
×
×
××××
2 环形计数器
图7－2接线行送数法予置寄存器二进制数码0100然进行右移循环观察寄存器输出端状态变化记入表7－3中
表7－3
CP
Q0
Q1
Q2
Q3
0
0
1
0
0
1
2
3
4
3 实现数串行转换
图7－3接线进行右移串入出实验串入数码定拟表格记录
五实验预求
1 复关移位寄存器部分容
2 拟出实验容需测试记录表格
3 熟悉实验集成块引脚排列图
六实验报告
1 实验结果进行分析
实验八 计时电路设计
实验目
1 熟练复杂数字系统设计加深时序逻辑电路认识
2 掌握计数译码显示电路应
二实验原理
计时电路需非常精确1HZ频率时钟脉做计数脉利555定时器晶振产生10kHZ脉信号干次分频1HZ 计数脉然通两60进制计数器24进制计数器输出秒分时通译码电路显示电路秒（）分（）时（）显示设计电路方框图图81示
图81 计时电路方框图
分频电路二进制计数器者十进制计数器实现秒分时计数器十进制计数器74LS290扩展反馈置数法反馈清零法实现60进制24进制秒分时计数输出通显示译码器74LS48进行译码8421BCD码转换七段显示译码输出7段数码实现秒分时显示输出
三实验设备仪器
1 PC机
2 EWB工作台
四实验容
根实验原理选相应数字集成电路设计组装电路EWB软件进行实现测试验证逻辑结果否求相符
五实验预求
1 熟悉EWB工作台
六实验报告
1 根实验求设计画出完整实验电路图
2 记录实验中测数
3 分析实验中出现障原
附录1 集成逻辑门电路新旧图形符号
名称
新国标图形符号
旧图形符号
逻辑表达式
门
YABC
门
YA+B+C
非门
Y
非门
Y
非门
Y
非门
Y
异门
Y
附录2 集成触发器新旧图形符号
名称
新国标图形符号
旧图形符号
触发方式
非门构成基RS触发器
时钟输入触发器状态直接SR电控制
非门构成基RS触发器
TTL边型JK触发器
CP脉降
TTL边型D触发器
CP脉升
CMOS边型JK触发器
CP脉升
CMOS边型D触发器
CP脉升
附录3 部分集成电路引脚排列
74LS系列
二CC4000系列
三CC4500系列
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数字电子技术实验指导书
编写：**
20**年4月
目录
目录 II
实验：认识实验 1
实验目 1
二实验基知识 1
三实验设备仪器 3
四实验容 3
五实验预求 3
六实验报告 3
实验二：门电路逻辑功测试 4
实验目 4
二实验原理 4
三实验设备仪器 4
四实验容 4
五实验预求 5
六实验报告 5
实验三：组合逻辑电路功测试 6
实验目 6
二实验原理 6
三实验设备仪器 7
四实验容 7
五实验预求 8
六实验报告 8
实验四：译码器应 9
实验目 9
二实验原理 9
三实验设备仪器 11
四实验容 11
五实验预求 11
六实验报告 11
实验五：触发器应 12
实验目 12
二实验原理 12
三实验设备仪器 **
四实验容 **
五实验预求 14
六实验报告 15
实验六：计数器应 16
实验目 16
二实验原理 16
三实验设备仪器 17
四实验容 17
五实验预求 18
六实验报告 18
实验七：移位寄存器应 19
实验目 19
二实验原理 19
三实验设备仪器 20
四实验容 21
五实验预求 22
六实验报告 22
实验八 计时电路设计 23
实验目 23
二实验原理 23
三实验设备仪器 23
四实验容 23
五实验预求 24
六实验报告 24
附录1 集成逻辑门电路新旧图形符号 25
附录2 集成触发器新旧图形符号 26
附录3 部分集成电路引脚排列 27
74LS系列 27
二CC4000系列 30
三CC4500系列 34
实验：认识实验
实验目
1 熟悉实验箱面板设置性
2 解实验基程
3 掌握实验中操作规范常见障检查方法
4 掌握数字集成器件方法
二实验基知识
1 实验基程：
（1）实验预
（2）实验记录
a实验务名称容
b实验数波形实验中出现现象记录中应初步判断实验正确性
c记录波形时应注意输入输出波形时间相位关系座标中齐
d实验中实际仪器型号编号元器件情况
2 实验中操作规范常见障检查方法
(1)实验者需注意规程进行
a搭接实验电路前应仪器设备进行必检查校准集成电路进行功测试
b搭接电路时应遵循正确布线原操作步骤（先接线通电做完先断电拆线步骤）
c掌握科学调试方法效分析检查障确保电路工作稳定
d仔细观察实验现象完整准确记录实验数理值进行较分析
e实验完毕指导教师意关断电源拆连线整理放实验箱实验台清理干净摆放整洁
(2)布线原障检查实验操作重问题
a布线原：应便检查排障更换器件
①接插集成电路时先校准两排引脚实验底板插孔应轻轻力电路插然确定引脚插孔完全吻合稍力插紧免集成电路引脚弯曲折断者接触良
②允许集成电路方插反般IC方缺口（标记）左引脚序号左方第引脚开始逆时钟方次递增左方第引脚
③导线应粗细适般选取直径06～08mm单股导线采种色线区途电源线红色线黑色
④布线应秩序进行意乱接容易造成漏接错接较方法接固定电点电源线线门电路闲置输入端触发器异步置位复位端等次信号源序输入输出次布线
⑤连线应避免长避免集成元件方跨接避免重叠交错利布线更换元器件障检查排
⑥实验电路规模较时应注意集成元器件合理布局便佳布线布线时便单集成元件进行功测试种良惯实际样做会增加布线工作量
⑦型实验元器件总电路功划分干相独立部分逐布线调试（分调）然部分连接起（联调）
b障排查
①操作（布线错误等）
②设计（电路出现险象等）
③元器件功正常
④仪器（指数字电路实验箱）集成元件身出现障
c种常见障检查方法：
①查线法：
复查电路连线注意：漏线错线导线插孔接触否集成电路否插牢集成电路否插反等
②观察法：
万表直接测量集成块Vcc端否加电源电压输入信号时钟脉等否加实验电路观察输出端反应重复测试观察障现象然某障状态万表测试输入输出端直流电判断出否插座板集成块引脚连接线等原造成障
③信号注入法
电路级输入端加特定信号观察该级输出响应确定该级否障必时切断周围连线避免相互影响
④信号寻迹法
电路输入端加特定信号信号流逐线检查否响应否正确必时次输入信号
⑤换法
输入端器件余端调换输入端试必时更换器件检查器件功正常引起障
⑥动态逐线踪检查法
时序电路输入时钟信号信号流次检查级波形直找出障点止
3 数字集成器件须知
实验中74系列器件封装选双列直插式图1双列直插封装正面示意图双列直插封装特点：
（1）正面（面）器件端半圆缺口正方标志缺口左边引脚号1引脚号逆时针方增加双列直插器件两列引脚器件插入实验箱插座中者插座中拨出时心器件引脚搞弯折断
（2）集成电路器件时先清引脚图找电源避免接线错误造成器件损坏
必须注意带电插拔器件插拔器件关断电源情况进行
三实验设备仪器
图1中数字表示引脚号
1 数字电子技术实验箱
2 数字式万表
3 导线干
4 数字集成器件
四实验容
1 观察实验箱数字集成器件：74LS0074LS20等
2 万表电阻挡测试实验箱导线导通情况
3 熟悉实验箱面板设置性特点
五实验预求
通预应做实验前准备写出份预报告容包括：
1 绘出设计实验电路图该图应该逻辑图连线图混合便连接线反映电路原理图标出器件型号引脚号元件数值必时须文字说明
2 拟定实验方法步骤
3 拟记录实验数表格波形坐标
4 列出元器件单
六实验报告
1 实验结果进行分析
实验二：门电路逻辑功测试
实验目
1 熟悉门电路逻辑功
2 熟悉数字电路板方法
二实验原理
门电路输入端加固定高（H）低（L）电发光二极测出门电路输出响应根门电路逻辑功判断响应否正确
非门逻辑功：
三实验设备仪器
1 74LS00（CC4011）四二输入非门×2
2 74LS20（CC4012）双四输入非门×1
3 数字电子技术实验箱
4 数字式万表
四实验容
1 测试门电路逻辑功
（1）选双四输入非门74LS20块插入数字电路板中图1接线输入端接电开关插口输出端接电显示发光二极（D1∽D15意）
（2）电开关表1置位测输出逻辑状态
表1
输 入
输出
1
2
3
4
Y
H
H
H
H
L
H
H
H
L
L
H
H
L
L
L
H
L
L
L
L
2 逻辑电路逻辑关系
（1）二块74LS00图2图3接线(第14脚接+5V电源7脚接)输入输出关系分填入表2表3中
表2
输入
输出
A
B
Y
L
L
L
H
H
L
H
H
表3
输入
输出
A
B
Y
Z
L
L
L
H
H
L
H
H
（2）写出面两电路逻辑表达式
五实验预求
1判断门电路逻辑功否正常？
六实验报告
1根实验结果理分析较说明实验结果否正确
实验三：组合逻辑电路功测试
实验目
1 掌握组合逻辑电路设计测试方法
二实验原理
1 中规模集成电路设计组合电路常见逻辑电路设计组合电路般步骤图3－1示
图3－1 组合逻辑电路设计流程图
根设计务求建立输入输出变量列出真值表然逻辑代数卡诺图化简法求出简化逻辑表达式实际选逻辑门类型修改逻辑表达式 根简化逻辑表达式画出逻辑图标准器件构成逻辑电路实验验证设计正确性
2 组合逻辑电路设计举例
非门设计表决电路四输入端中三四1时输出端1
设计步骤：根题意列出真值表表3－1示填入卡诺图表3－2中
表3－1
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
A
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Z
0
0
0
0
0
0
0
1
0
0
0
1
0
1
1
1
表3－2
DA
BC
00
01
11
10
00
01
1
11
1
1
1
10
1
卡诺图出逻辑表达式演化成非形式
Z＝ABC＋BCD＋ACD＋ABD
＝
根逻辑表达式画出非门构成逻辑电路图3－2示
图3－2 表决电路逻辑图
实验验证逻辑功：
图3－2接线输入端ABCD接逻辑开关输出插口输出端Z接逻辑电显示输入插口真值表（拟）求逐次改变输入变量测量相应输出值验证逻辑功表3－1进行较验证设计逻辑电路否符合求
三实验设备仪器
1 +5V直流电源
2 逻辑电开关
3 逻辑电显示器
4 74LS00（CC4011）×1 四二输入非门
5 74LS20（CC4012）×3 双四输入非门
6 74LS86（CC4030）×1 四二输入异门
四实验容
1 设计位全加器求异门非门组成
五实验预求
1 根实验务求设计组合电路根标准器件画出逻辑图
2四输入非门中某组端时应作处理？判断门电路逻辑功否正常？
六实验报告
1 列写实验务设计程画出设计电路图
2 设计电路进行实验测试记录测试结果
实验四：译码器应
实验目
1 掌握中规模集成译码器逻辑功方法
二实验原理
译码器输入输出组合逻辑电路作定代码进行翻译变成相应状态输出通道中相应路信号输出译码器数字系统中广泛途仅代码转换终端数字显示数分配存贮器寻址组合控制信号等功选种类译码器
二进制译码器表示输入变量状态2线－4线3线－8线4线－16线译码器n输入变量2n组合状态2n 输出端供输出代表函数应n输入变量项
图4－1(a)(b)分3线－8线译码器74LS**8逻辑图引脚排列中 A2 A1 A0 址输入端Y0～Y7译码输出端S1S2S3端
图4－1 3－8线译码器74LS**8逻辑图引脚排列
表4－1 74LS**8功表
输 入
输 出
S1
+
A2
A1
A0
1
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
1
1
0
1
1
1
1
1
1
1
0
0
1
0
1
1
0
1
1
1
1
1
1
0
0
1
1
1
1
1
0
1
1
1
1
1
0
1
0
0
1
1
1
1
0
1
1
1
1
0
1
0
1
1
1
1
1
1
0
1
1
1
0
1
1
0
1
1
1
1
1
1
0
1
1
0
1
1
1
1
1
1
1
1
1
1
0
0
×
×
×
×
1
1
1
1
1
1
1
1
×
1
×
×
×
1
1
1
1
1
1
1
1
二进制译码器方便实现逻辑函数图4－3示实现逻辑函数
图4－2 作数分配器 图4－3 实现逻辑函数
利端方便两 38译码器组合成416译码器图4－4示
图4－4 两片74LS**8组合成416译码器
三实验设备仪器
1 ＋5V直流电源
2 逻辑电开关
3 逻辑电显示器
4 74LS**8×2
5 74LS20（CC4012）
四实验容
1 74LS**8译码器逻辑功测试
译码器端S1S2’S3’址端A2A1A0 分接逻辑电开关输出口八输出端Y7’…Y0’次连接逻辑电显示器八输入口拨动逻辑电开关表4－1逐项测试74LS**8逻辑功
2 两片74LS**8组合成4线16线译码器进行实验
3 图43连线测试实现逻辑函数逻辑功
五实验预求
1 复关译码器分配器原理
2 根实验务画出需实验线路记录表格
3 实验需芯片引脚功图
六实验报告
1根实验结果理分析较说明实验结果否正确
实验五：触发器应
实验目
1 掌握基RSJKDT触发器逻辑功
2 掌握集成触发器逻辑功方法
3 熟悉触发器间相互转换方法
二实验原理
触发器具两稳定状态表示逻辑状态10定外界信号作稳定状态翻转稳定状态具记忆功二进制信息存贮器件构成种时序电路基逻辑单元
1 基RS触发器
图5－1两非门组成基RS触发器时钟控制低电直接触发触发器
2 JK触发器
输入信号双端情况JK触发器功完善灵活通性较强种触发器实验采CC4027双JK触发器
JK触发器状态方程
Qn+1 ＝Jn＋Qn
CC4027CMOS传输门构成边型JK触发器升触发双JK触发器图5－2引脚排列
图5－2 双升J－K触发器
3 D触发器
输入信号单端情况D触发器起方便状态方程Qn+1＝DnCC40**CMOS传输门构成边型D触发器升触发双D触发器图5－3引脚排列
图5－3 双升D触发器
4 触发器间相互转换
集成触发器产品中种触发器固定逻辑功利转换方法获具功触发器D触发器 端D端相连便转换成T'触发器图5－4示
图5－4 D转成T'
三实验设备仪器
1 CC4027×1
2 CC40**×1
3 74LS00×1
四实验容
1测试基RS触发器逻辑功
图5－1两非门组成基RS触发器输入端R’S’接逻辑开关输出插口输出端 QQ’接逻辑电显示输入插口表5－1求测试记录
表5－1
Q
0
1
1
1
1
0
0
0
2 测试双JK触发器CC4027逻辑功
(1) 测试JK触发器逻辑功表5－2求改变JKCP端状态观察Q状态变化记录
(2) JK触发器JK端连起构成T触发器CP端输入1HZ连续脉观察Q端变化
表5－2
输 入
输 出
S
R
CP
J
K
Qn
Qn+1
1
0
×
×
×
×
0
1
×
×
×
×
0
0
↑
0
0
0
1
0
0
↑
1
0
0
1
0
0
↑
0
1
0
1
0
0
↑
1
1
0
1
3 测试双D触发器CC40**逻辑功表5－3求进行测试记录
表5－3
输 入
输 出
S
R
CP
D
Qn
Qn+1
1
0
×
×
×
0
1
×
×
×
0
0
↑
1
0
1
0
0
↑
0
0
1
五实验预求
1 复关触发器容
2 列出触发器功测试表格
六实验报告
1根实验结果理分析较说明实验结果否正确
实验六：计数器应
实验目
1 学集成触发器构成计数器方法
2 掌握中规模集成计数器功测试方法
二实验原理
计数器实现计数功时序部件仅计脉数常作数字系统定时分频执行数字运算特定逻辑功
计数器种类构成计数器中触发器否时钟脉源分步计数器异步计数器根计数制分二进制计数器十进制计数器意进制计数器根计数增减趋势分加法减法逆计数器
1 D触发器构成异步二进制加／减计数器
图6－1四D触发器构成四位二进制异步加法计数器连接特点D触发器接成T'触发器低位触发器Q’端高位CP端相连接
图6－1 四位二进制异步加法计数器
图6－1稍加改动低位触发器Q端高位CP端相连接构成4位二进制减法计数器
2 中规模十进制计数器
CC40192步十进制逆计数器具双时钟输入具清置数等功引脚排列逻辑符号图6－2示
图6－2 CC40192引脚排列逻辑符号
CC40192（74LS192二者互换）功表6－1说明：
表6－1
输 入
输 出
CR
CPU
CPD
D3
D2
D1
D0
Q3
Q2
Q1
Q0
1
×
×
×
×
×
×
×
0
0
0
0
0
0
×
×
d
c
b
a
d
c
b
a
0
1
↑
1
×
×
×
×
加 计 数
0
1
1
↑
×
×
×
×
减 计 数
3 计数器级联
十进制计数器表示0～9十数扩计数器范围常十进制计数器级联
步计数器设进位（位）输出端选进位（位）输出信号驱动级计数器
图6－3CC40192利进位输出控制高位CPU端构成加数级联图
图6－3 CC40192级联电路
三实验设备仪器
1 CC40**×2
2 CC40192×2
四实验容
1 CC40**74LS74 D触发器构成4位二进制异步加法计数器
(1) 图5－1接线 R接逻辑开关输出插口低位CP0 端接单次脉源输出端Q3Q2Q1Q0 接逻辑电显示输入插口S接低电0
(2) 清零逐送入单次脉观察列表记录 Q3～Q0 状态
(3) 图6－1电路中低位触发器Q端高位CP端相连接构成减法计数器清零逐送入单次脉观察列表记录Q3～Q0 状态
2 图6－3示两片CC40192组成两位十进制加法计数器输入1Hz连续计数脉进行
00—99累加计数记录
3 两位十进制加法计数器改两位十进制减法计数器实现99—00递减计数记录
五实验预求
1 复关计数器部分容
2 拟出实验容需测试记录表格
3 熟悉实验集成块引脚排列图
六实验报告
1 实验结果进行分析
实验七：移位寄存器应
实验目
1 掌握中规模4位双移位寄存器逻辑功方法
2 熟悉移位寄存器应 — 实现数串行行转换构成环形计数器掌握公式函数
二实验原理
1 移位寄存器具移位功寄存器指寄存器中存代码够移位脉作次左移右移左移右移称双移位寄存器需改变左右移控制信号便实现双移位求
图7－1 CC40194逻辑符号引脚功
2移位寄存器应广实验研究移位寄存器作环形计数器数串行转换
（1）环形计数器
移位寄存器输出反馈串行输入端进行循环移位种类型计数器通常称环形计数器
图 7－2 环形计数器
图7－2 电路果输出QO左移串行输入端SL相连接达左移循环移位
(2)实现数串行转换
串行行转换指串行输入数码转换电路变换成行输出
图5－3二片CC40194（74LS194）四位双移位寄存器组成七位串行数转换电路
图7－3 七位串行 行转换器
串行行转换具体程：转换前 CR’端加低电12两片寄存器容清0时S1S0＝11寄存器执行行输入工作方式第CP脉寄存器输出状态Q0～Q701111111时S1S0变01转换电路变执行串入右移工作方式串行输入数1片SR端加入着CP脉次加入输出状态变化列成表71示
表7－1
CP
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
说明
0
0
0
0
0
0
0
0
0
清零
1
0
1
1
1
1
1
1
1
送数
2
dO
0
1
1
1
1
1
1
右
移
操
作
七
次
3
d1
d0
0
1
1
1
1
1
4
d2
d1
d0
0
1
1
1
1
5
d3
d2
d1
d0
0
1
1
1
6
d4
d3
d2
d1
d0
0
1
1
7
d5
d4
d3
d2
d1
d0
0
1
8
d6
d5
d4
d3
d2
d1
d0
0
9
0
1
1
1
1
1
1
1
送数
表7－1见右移操作七次Q7变0S1S0变11说明串行输入结束时串行输入数码已转换成行输出
三实验设备仪器
1 CC40192×2
2 74LS00
四实验容
1 测试CC40194（74LS194）逻辑功
图7－4接线CRS1S0SLSRD0D1D2D3分接逻辑开关输出插口Q0Q1Q2Q3接逻辑电显示输入插口CP端接单次脉源表7－2规定输入状态逐项进行测试
图7－4 CC40194逻辑功测试
表7－2
清
模 式
时钟
串 行
输 入
输 出
功总结
S1
S0
CP
SL
SR
D0 D1 D2 D3
Q0 Q1 Q2 Q3
0
×
×
×
×
×
××××
1
1
1
↑
×
×
a b c d
1
0
1
↑
×
0
××××
1
0
1
↑
×
1
××××
1
0
1
↑
×
0
××××
1
0
1
↑
×
0
××××
1
1
0
↑
1
×
××××
1
1
0
↑
1
×
××××
1
1
0
↑
1
×
××××
1
1
0
↑
1
×
××××
1
0
0
↑
×
×
××××
2 环形计数器
图7－2接线行送数法予置寄存器二进制数码0100然进行右移循环观察寄存器输出端状态变化记入表7－3中
表7－3
CP
Q0
Q1
Q2
Q3
0
0
1
0
0
1
2
3
4
3 实现数串行转换
图7－3接线进行右移串入出实验串入数码定拟表格记录
五实验预求
1 复关移位寄存器部分容
2 拟出实验容需测试记录表格
3 熟悉实验集成块引脚排列图
六实验报告
1 实验结果进行分析
实验八 计时电路设计
实验目
1 熟练复杂数字系统设计加深时序逻辑电路认识
2 掌握计数译码显示电路应
二实验原理
计时电路需非常精确1HZ频率时钟脉做计数脉利555定时器晶振产生10kHZ脉信号干次分频1HZ 计数脉然通两60进制计数器24进制计数器输出秒分时通译码电路显示电路秒（）分（）时（）显示设计电路方框图图81示
图81 计时电路方框图
分频电路二进制计数器者十进制计数器实现秒分时计数器十进制计数器74LS290扩展反馈置数法反馈清零法实现60进制24进制秒分时计数输出通显示译码器74LS48进行译码8421BCD码转换七段显示译码输出7段数码实现秒分时显示输出
三实验设备仪器
1 PC机
2 EWB工作台
四实验容
根实验原理选相应数字集成电路设计组装电路EWB软件进行实现测试验证逻辑结果否求相符
五实验预求
1 熟悉EWB工作台
六实验报告
1 根实验求设计画出完整实验电路图
2 记录实验中测数
3 分析实验中出现障原
附录1 集成逻辑门电路新旧图形符号
名称
新国标图形符号
旧图形符号
逻辑表达式
门
YABC
门
YA+B+C
非门
Y
非门
Y
非门
Y
非门
Y
异门
Y
附录2 集成触发器新旧图形符号
名称
新国标图形符号
旧图形符号
触发方式
非门构成基RS触发器
时钟输入触发器状态直接SR电控制
非门构成基RS触发器
TTL边型JK触发器
CP脉降
TTL边型D触发器
CP脉升
CMOS边型JK触发器
CP脉升
CMOS边型D触发器
CP脉升
附录3 部分集成电路引脚排列
74LS系列
二CC4000系列
三CC4500系列
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