第五章 时序逻辑电路
． 填空题
1 四位右移寄存器初态0000输入二进制数D3D2D1D01011 CP脉寄存器状态变Q3Q2Q1Q01100
2 某计数器状态转换图图1示该计数器 进制 法计数器
3 数字电路否记忆功通常分两类：
4 四位右移移位寄存器初态0000输入二进制数D3D2D1D01101 CP脉寄存器状态变Q3Q2Q1Q01010
5 某计数器状态转换图图1示该计数器 进制 法计数器
6 某计数器状态转换图图3示该计数器 进制 法计数器
7．时序逻辑电路根统时钟信号分 __________________________两类
二． 选择题
1 步时序逻辑电路异步时序逻辑电路较差前者（ ）
A触发器 B 统时钟脉控制
C 稳定状态 D 输出部状态关
2 列逻辑电路中时序逻辑电路（ ）
A译码器 B编码器 C全加器 D计数器
3 构成六进制计数器少需（ ）触发器
A 3 B2 C6 D8
4 触发器设计步12进制计数器需触发器数目（ ）
A 2 B3 C4 D 5
5 列逻辑电路中时序逻辑电路（ ）
A 译码器 B 数分配器 C 全加器 D 寄存器
6 步计数器指( )计数器
A 类型触发器构成
B 触发器时钟端连起统系统时钟控制
C 前级输出做级触发器时钟
D 级输出做前级触发器时钟
三． 简答题&计算题
1 分析图6示时序电路逻辑功写出电路驱动方程状态方程输出方程画出电路状态转换图说明该电路否启动
2 试利步计数器74LVC161设计七进制计数器求：采置数法写出设计程画出连接图
3 分析图6时序逻辑电路逻辑功写出电路驱动方程状态方程输出方程画出电路状态转换图说明该电路功（13分）
4 表2示步四位二进制计数器74LVC161功表图10逻辑符号试利步计数器74LVC161设六进制计数器求：采置数法写出设计程画出连接图
表2
输 入
输 出
清零
预置
时钟
预置数输入
计 数
进位
CEP
CET
CP
D3
D2
D1
D0
Q3
Q2
Q1
Q0
TC
L
×
×
×
×
×
×
×
×
L
L
L
L
L
H
L
×
×
↑
D3
D2
D1
D0
D3
D2
D1
D0
*
H
H
L
×
×
×
×
×
×
保 持
*
H
H
×
L
×
×
×
×
×
保 持
L
H
H
H
H
↑
×
×
×
×
计 数
*
*表示CET高电计数器状态HHHH时输出高电余均低电
5 分析图7示时序逻辑电路逻辑功假设触发器初始状态0求：
(1) 求出逻辑方程列出状态表画出状态图
(2) 检查电路否启动
图7
答案
． 填空题
1 2
2 六加
3 组合电路时序电路
4 3
5 七加
6 八加
7 步时序逻辑电路异步时序逻辑电路
二． 选择题
1 B
2 D
3 A
4 C
5 D
6 B
三． 简答题&计算题
1 解：（1）写出驱动方程
（2）驱动方程代入JK触发器特性方程求出电路状态方程
⊙
（3）根状态方程输出方程求出电路状态表
该电路没输入信号属莫尔型时序电路电路意时刻次态取决电路初态设电路初态000状态表示
状态表
Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
0 1 1
0 1 0
1 1 1
0 0 1
（4）根状态表画出电路状态图
根状态表画出题1状态图图示
101
110
111
100
011
010
001
000
（5）电路逻辑功状态转换图出该电路五进制计数器5时钟脉电路状态循环变化次该电路起动
2 解：74LVC161四位二进制计数器芯片具步置数功时时钟脉时
图利74LVC161采置数法设计七进制加法计数器
3 解：（1）解电路组成电路两JK触发器组成莫尔型步时序电路
（2）写出列逻辑方程式：
激励方程 J1K11
J2K2X Å Q1
输出方程 YQ2Q1
激励方程代入JK触发器特性方程状态方程
FF1：
FF2：
整理：
（3）列出状态转换表画出状态转换图波形图
状态表
1 1
1 0
0 1
0 0
X1
X0
1 0 1
0 0 1
0 1 0
1 1 0
0 0 0
1 0 0
1 1 0
0 1 0
状态图图：
状态图
功：4进制逆计数器
4解：74LVC161四位二进制计数器芯片具步置数功时时钟脉时
图利74LVC161采置数法设计六进制加法计数器
5 解：
（1）逻辑方程：
（2）
（3）
0 0 0
1 1 1
1 1 1
1 1 0
1 1 0
1 0 1
1 0 1
1 0 0
1 0 0
0 1 1
0 1 1
0 1 0
0 1 0
0 0 1
0 0 1
0 0 0
状态表
（4）状态转换图
（5）电路启动
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． 填空题
1 四位右移寄存器初态0000输入二进制数D3D2D1D01011 CP脉寄存器状态变Q3Q2Q1Q01100
2 某计数器状态转换图图1示该计数器 进制 法计数器
3 数字电路否记忆功通常分两类：
4 四位右移移位寄存器初态0000输入二进制数D3D2D1D01101 CP脉寄存器状态变Q3Q2Q1Q01010
5 某计数器状态转换图图1示该计数器 进制 法计数器
6 某计数器状态转换图图3示该计数器 进制 法计数器
7．时序逻辑电路根统时钟信号分 __________________________两类
二． 选择题
1 步时序逻辑电路异步时序逻辑电路较差前者（ ）
A触发器 B 统时钟脉控制
C 稳定状态 D 输出部状态关
2 列逻辑电路中时序逻辑电路（ ）
A译码器 B编码器 C全加器 D计数器
3 构成六进制计数器少需（ ）触发器
A 3 B2 C6 D8
4 触发器设计步12进制计数器需触发器数目（ ）
A 2 B3 C4 D 5
5 列逻辑电路中时序逻辑电路（ ）
A 译码器 B 数分配器 C 全加器 D 寄存器
6 步计数器指( )计数器
A 类型触发器构成
B 触发器时钟端连起统系统时钟控制
C 前级输出做级触发器时钟
D 级输出做前级触发器时钟
三． 简答题&计算题
1 分析图6示时序电路逻辑功写出电路驱动方程状态方程输出方程画出电路状态转换图说明该电路否启动
2 试利步计数器74LVC161设计七进制计数器求：采置数法写出设计程画出连接图
3 分析图6时序逻辑电路逻辑功写出电路驱动方程状态方程输出方程画出电路状态转换图说明该电路功（13分）
4 表2示步四位二进制计数器74LVC161功表图10逻辑符号试利步计数器74LVC161设六进制计数器求：采置数法写出设计程画出连接图
表2
输 入
输 出
清零
预置
时钟
预置数输入
计 数
进位
CEP
CET
CP
D3
D2
D1
D0
Q3
Q2
Q1
Q0
TC
L
×
×
×
×
×
×
×
×
L
L
L
L
L
H
L
×
×
↑
D3
D2
D1
D0
D3
D2
D1
D0
*
H
H
L
×
×
×
×
×
×
保 持
*
H
H
×
L
×
×
×
×
×
保 持
L
H
H
H
H
↑
×
×
×
×
计 数
*
*表示CET高电计数器状态HHHH时输出高电余均低电
5 分析图7示时序逻辑电路逻辑功假设触发器初始状态0求：
(1) 求出逻辑方程列出状态表画出状态图
(2) 检查电路否启动
图7
答案
． 填空题
1 2
2 六加
3 组合电路时序电路
4 3
5 七加
6 八加
7 步时序逻辑电路异步时序逻辑电路
二． 选择题
1 B
2 D
3 A
4 C
5 D
6 B
三． 简答题&计算题
1 解：（1）写出驱动方程
（2）驱动方程代入JK触发器特性方程求出电路状态方程
⊙
（3）根状态方程输出方程求出电路状态表
该电路没输入信号属莫尔型时序电路电路意时刻次态取决电路初态设电路初态000状态表示
状态表
Y
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
0 0 1
0 1 0
0 1 1
1 0 0
0 0 0
0 1 1
0 1 0
1 1 1
0 0 1
（4）根状态表画出电路状态图
根状态表画出题1状态图图示
101
110
111
100
011
010
001
000
（5）电路逻辑功状态转换图出该电路五进制计数器5时钟脉电路状态循环变化次该电路起动
2 解：74LVC161四位二进制计数器芯片具步置数功时时钟脉时
图利74LVC161采置数法设计七进制加法计数器
3 解：（1）解电路组成电路两JK触发器组成莫尔型步时序电路
（2）写出列逻辑方程式：
激励方程 J1K11
J2K2X Å Q1
输出方程 YQ2Q1
激励方程代入JK触发器特性方程状态方程
FF1：
FF2：
整理：
（3）列出状态转换表画出状态转换图波形图
状态表
1 1
1 0
0 1
0 0
X1
X0
1 0 1
0 0 1
0 1 0
1 1 0
0 0 0
1 0 0
1 1 0
0 1 0
状态图图：
状态图
功：4进制逆计数器
4解：74LVC161四位二进制计数器芯片具步置数功时时钟脉时
图利74LVC161采置数法设计六进制加法计数器
5 解：
（1）逻辑方程：
（2）
（3）
0 0 0
1 1 1
1 1 1
1 1 0
1 1 0
1 0 1
1 0 1
1 0 0
1 0 0
0 1 1
0 1 1
0 1 0
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0 0 1
0 0 1
0 0 0
状态表
（4）状态转换图
（5）电路启动
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