计算机科学技术学院
2014
计算机组成原理 课程设计报告
题 目：
支持流水线简单计算机系统设计实现
专 业：
计算机科学技术
班 级：
学 号：
姓 名：
电 话：
邮 件：
实 验 台：
完成日期：
指导教师：
目录
课程设计概述 3
1 课设目 3
2 实验环境 3
3 设计务求 3
二设计原理 3
1 MIPS概述 3
2 MIPS指令简介 3
3 典5段RSIC流水线结构 4
三设计容 5
1 指令选取 5
2 非流水5段CPU模型 6
3 流水5段CPU模型 8
四实现容测试结果 12
1 模块功 12
2 控制信号 12
3 指令操作流程 13
4 指令执行状态转换图 14
5 引脚绑定 15
6 测试程序 15
7 测试结果仿真图 16
五课设总结 17
1 课设中遇问题 17
2 课设历 17
3 课设感想 18
4 组分工 18
参考文献 18
课程设计概述
1 课设目
① 掌握硬件描述语言开发环境解硬件开发基程
② 掌握流水线CPU设计方法
③ 锻炼学生简单计算机系统设计力通进行机系统低层电路实现障分析定位系统调试等环节锻炼进步提高学生分析解决问题力
2 实验环境
① Xilinx ISE 142
② Spartan3E实验板块
3 设计务求
课程设计务设计台支持流水线简单计算机系统调试通求设计计算机系统正确执行存放指令cache中程序功
设计基MIPS32位流水线架构设计程中力图遵循原MIPS功指令集基做MIPS指令集兼容
具体求包括：
① 支持算术运算逻辑运算存储器读写寄存器间数传送等类指令
② 支持立数寻址直接寻址寄存器寻址等种基数寻址方式序寻址跳跃寻址两种指令寻址方式
③ 支持10条指令
④ 运行设计指令系统构成段程序程序执行功正确
⑤ 具完整五级流水线架构采独立32位数总线址总线
二 设计原理
1 MIPS概述
MIPS高效RISC体系结构中优雅种体系结构中文意思部互锁流水级微处理器机制量利软件办法避免流水线中数相关问题早80年代初期斯坦福学Hennessy教授领导研究组研制出MIPS公司R系列基础开发RISC工业产品微处理器系列产品计算机公司采构成种工作站计算机系统
设计参考MIPSCPU设计实现五段流水线CPU设计部分实现MIPS32指令集
2 MIPS指令简介
21 MIPS指令集特点
MIPS指令集具特点：
① 简单LOADSTORE结构计算类型指令均寄存器组中读取数结果写入寄存器组中LOADSTORE指令访问存储器（数cache）
② 易流水线CPU设计MIPS指令集指令格式非常规整指令均32位指令操作码固定位置
③ 易编译器开发般情况编译器编译高级语言程序时难复杂指令MIPS指令寻址方式操作非常简单便编译器开发
22 MIPS指令格式
次课程设计中数类型支持整数类型指令格式直接RIJ型指令三型指令简介[1]：
① R（register）类型指令寄存器组中读取两源操作数计算结果写回寄存器组
② I（immediate）类型指令16位立数作源操作数
③ J（jump）类型指令26位立数作跳转目标址
三型指令格式图1示中：
① op表示指令操作码
② rs源操作数寄存器号
③ rd目寄存器号RT源寄存器号目寄存器号
④ funct认扩展操作码
⑤ shamte移位指令定义移位位数
⑥ Immediate16位立数根指令需求进行符号符号扩展
⑦ Address26位立数J型指令产生跳转目址
图1 MIPS指令格式
3 典5段RSIC流水线结构
典5段RISC流水线图2
图2 典5段RISC流水线
该结构中条指令执行程分5时钟周期：
① 取指令周期（IF）：程序计数器PC中容作址存储器中取出指令放入指令寄存器IR时PC值加4（假设条指令占4字节）指序条指令
② 指令译码读寄存器周期（ID）：指令进行译码IR中寄存器址访问通寄存器组读出需操作数
③ 执行效址计算周期（EX）：周期ALU周期准备操作数进行运算处理指令进行操作
④ 存储器访问分支完成周期（MEM）：load指令周期计算出效址存储器中读出相应数store指令指定数写入效址指出存储器单元分支指令分支成功钱周期中计算转移目标址送入PC否进行操作类型指令该周期做操作
⑤ 写回周期（WB）：结果写入通寄存器组
设计基该典5端流水线结构完成MIPS种简单实现基础加入流水线突（数突控制突）处理中断处理
三 设计容
1 指令选取
系统执行16条MIPS指令指令基情况表1示
MIPS指令
助记符
指令格式
操作
Bit #
3126
2521
2016
1511
106
50
Rtype
op
rs
rt
rd
shamt
func
add
000000
rs
rt
rd
00000
100000
Rd rs + rt
Sub
100010
Rd rs rt
And
100100
Rd rs & rt
Or
100101
Rd rs | rt
Xor
100110
Rd rs ^ rt
Sllv
000100
Rd rs << rt
srlv
000110
Rd rs >> rt
slt
101010
If (rs < rt) rd1 else rd0
Itype
op
rs
rt
immdediate
Addi
001000
rs
rt
imm
Rt rs + imm
Andi
001100
Rt rs & imm
ori
001101
Rt rs | imm
Xori
001110
Rt rs ^ imm
Bne
000101
If (rsrt) pcpc+1imm
Lw
100011
Rt mem[rs + imm]
sw
101011
Mem[rs + imm] rt
Jtype
op
address
j
000010
add
Pcadd
表1 系统支持MIPS指令集
指令类型讲16条指令覆盖算逻运算访存条件跳转条件跳转已基覆盖指令集需基指令
寻址方式讲16条指令覆盖寄存器寻址（RTYPE指令）立数寻址（ITYPE指令）基址偏移量寻址（LWSW）直接寻址（J）
16条MIPS指令设计极限受实验板资源限制仅仅完成MIPS32指令集中16条已设计通简单拓展轻松实现整MIPS32指令集
2 非流水5段CPU模型
21 初始数通路
设计简单复杂循序渐进高骛远求没流水线模型直接手首先设计类似典5段RISC流水线结构非流水5段CPU模型涉流水指令周期均单周期数通路见图3
图3 非流水5段CPU初始数通路
22 5段具体操作
数通路条指令需花费5时钟周期5时钟周期相应操作：
221 取指令周期（IF）
IR←Mem[PC]
NPC←PC+1
PC中值指令cache中取出条指令放入指令寄存器IR时PC值加1然放入NPC时NPC中值序调指令址
222 指令译码读寄存器周期（ID）
A←Regs[rs]
B←Regs[rt]
imm←((IR16)16##IR1631)
指令进行译码指令中rsrt字段作址访问通寄存器组读出数AB寄存器中时IR低16位进行符号者符号扩展然存入Imm寄存器
223 执行效址计算周期（EX）
① LWSW指令
ALUo←A+Imm
ALU操作数相加形成效址存入时寄存器ALUo
② RTYPE
ALUo←A funct B
ALU根funct字段指出操作类型AB中数进行运算结果存入ALUo
③ ITYPE
ALUo←A op Imm
ALU根操作码op指出操作类型AImm中数进行运算结果存入ALUo
④ 分支指令
ALUo←NPC+Imm
ALU时寄存器NPCImm中值相加转移目标址存入ALUo
224 存储器访问分支完成周期（MEM）
① LWSW指令
LW：LMD←Mem[ALUo]
存储器中读出相应数放入时寄存器LMD中
SW：Mem[ALUo]←B
B中数写入存储器
② 分支指令
If (cond) PC←ALUo else PC←NPC
cond中容真ALUo中转移目标址放入PC否PC+1
225 写回周期（WB）
① RTYPE
Regs[rd]←ALUo
② ITYPE
Regs[rt]←ALUo
③ LW指令
Regs[rt]←LMD
23 模型优化终数通路
部分设计时候跳转指令仅仅实现JNZQ改分支指令进行单独优化图2设计中分支失败新PCEX段产生会产生2时钟周期延迟实际条指令进行单独改进PC修改提前IF段便PC值够快速变化样优化分支失败会产生1时钟周期延迟改进数通路图4示
图4 非流水5段CPU终数通路
3 5段流水CPU模型
31 初始数通路
实现非流水5段CPU模型5段流水CPU模型水渠成需段间加入相应流水寄存器数通路图5
图5 5段流水CPU初始数通路
32 5段具体操作
部分非流水具体操作致相里加赘述
33 流水线突解决方案
331 数突
果条指令结果没写入寄存器中条指令原操作数恰恰寄存器数获原数更新数样相关问题称数相关
根系统结构中学相关知识设计中采定（forwarding）技术解决类相关问题关键思路：发生写读相关情况计算结果尚未出前面等该结果指令见马该结果果够该计算结果产生方（ALU出口）直接送指令需方（ALU入口）避免停顿图6
图6 定技术
332 控制突
流水线中控制突会数突造成更性损失执行分支指令结果两种种成功PC值改变分支转移目标址种失败PC值保持正常递增
设计中采预测分支失败方法解决控制突允许分支指令指令继续流水线中流动确定分支失败时分支指令做条普通指令流水线正常流动表2确定分支成功时流水线分支指令取出指令转化空操作分支目标址重新取指令执行表3
分
支
失
败
分支指令i
IF
ID
EX
MEM
WB
指令i+1
IF
ID
EX
MEM
WB
指令i+2
IF
ID
EX
MEM
WB
指令i+3
IF
ID
EX
MEM
WB
表2 分支失败流水线时空图
分
支
成
功
分支指令i
IF
ID
EX
MEM
WB
指令i+1
IF
Idle
Idle
Idle
idle
分支目标指令
IF
ID
EX
MEM
WB
分支目标指令+1
IF
ID
EX
MEM
WB
表3 分支成功流水线时空图
34 模型中问题修正
341 指令周期数问题
指令周期前设计样单周期设计会出现流水寄存器读写突
例通寄存器组说clk升时候需IF段指令寄存器IR中取出指令然访问相应寄存器数写入ID段AB寄存器试想IR中取指令ID段AB寄存器写入两操作clk升触发时延存导致写入值预期值
指令周期单周期改双周期前周期完成流水寄存器读操作完成段功周期完成流水寄存器写操作具体实现舍弃分频方法采前半周期clk升触发半周期clk降触发
342 译码器问题
通331知段功需前周期全部完成ID段特殊译码器存
通寄存器组扩展部件需译码器提供控制信号331限制译码器会clk升触发时延存会导致控制信号产生需求寄存器组扩展部件需控制信号时候控制信号未真正产生导致两部件错误控制信号
隐患问题采单独译码器会ID段产生量控制信号控制信号需通流水线流段势必需量流水寄存器幅增加硬件成
综合考虑两问题撤掉译码器采分段译码方式功部件提供完整指令功部件产生需控制信号样完美解决述两问题
343 针JNZQ指令优化问题
非流水CPU模型中针JNZQ指令进行专门优化分支条件判断放ID段存两问题认样影响整体设计致性二流水线CPU设计中加入新跳转指令判断变更加复杂ID段分担太EX段功会影响整体流水性
流水CPU设计中分支条件改回EX段判断
344 寄存器组读写序问题
初设计中寄存器写回操作放半周期流水线寄存器写操作完成面实际测试中发现样处理做重定时候必须做三次重定做调整写回操作提前前半周期完成寄存器组实现先写读策略
345 写回段取舍
初设计中寄存器写回操作放半周期度舍弃写回段写回段仅仅前半周期读出写回数半周期数写回寄存器组简单功占流水段显示实奢侈初设计中MEM段合
334中寄存器读写序做调整写回段中写回操作EX段计算操作MEM访存操作半周期时延存导致写回数错误时舍弃写回段计算结果出前写回显然合理
重新加入写回段加入访存段写回结果赖访存结果放访存段
346 特殊指令JNZ问题
JNZ条指令整指令集中非常特殊存前设计中完全没考虑问题
① 然JNZITYPE指令RT源寄存器JNZ会修改RT值符合ITYPE指令写回段数通路Regs[rt]←ALUo做定时候会产生严重问题做特殊判断会产生错误定
② JNZ指令整指令集中唯需4输入（regaregbimmpc）指令指令均需2输入EX段两选择器完全余掉
考虑两点重定进行重新设计掉EX段中两选择器
35 硬软中断实现
351 软中断实现
软中断实际通扩展指令集方式实现指令集中加入两条指令PUSHPOP实现软中断具体指令表4
Rtype
op
rs
rt
rd
shamt
func
Pop
111111
00000
00101
00000
00000
00000
Jtype
op
address
Push
111110
0000000000000000000001110
表4 PushPop指令
ID段检测PUSH指令时会通寄存器组值前PC值压入堆栈EX段检测PUSH指令时会条件跳转指令应址
ID段检测POP指令时会通寄存器组值弹出EX段检测POP指令时会条件跳转堆栈中PC值应址
352 硬中断实现
硬中断仅实现溢出中断EX段出现溢出时EX段会IF段传送相应控制信号时IF段会产生条PUSH指令送IR中PC值维持周期变
样相流水线中插入条软中断指令实现硬件动产生中断指令
36 终数通路
成功修改完善34中问题加入35中容数通路图图7
图7 5段流水CPU终数通路图
四 实现容测试结果
1 模块功
模块例化名称
模块实现功
U1
实现PC存储更新
U2
实现指令存取
U3
实现通寄存器读写
U4
实现立数符号符号扩展
U5
实现ALU
U6
实现访存功
表5 模块功表
2 控制信号
流水段
控制信号
功
IF
Update_Pc
控制PC更新PC+1ALUO
ID
Reg_Sign
控制通寄存器组压栈弹出
Ex_Sign
控制符号扩展符号扩展
EX
Alu_Sign1
控制MUX2选择
Alu_Sign2
控制MUX3选择
Alu_Sign3
控制ALU计算功
Sel1
控制ALUA端定
Sel2
控制ALUB端定
MEM
Mem_Write
控制MEM读写
WB
Mem_Read
表明MEM读写状态控制MUX4选择
Wb_Sign
控制通寄存器写回
表6 控制信号表
3 指令操作流程
组实现指令较指令具较相似性里取ADD BNE J SW四条指令先做出周期操作控制信号表[2]
指令阶段
操作流程
控制信号
IF
IR←(M[PC])
Update_Pc 0
PC←(PC)+1
ID
A←(R[IR[2521]])
Reg_Sign 00 Ex_Sign 1 Wb_Sign 0
B←(R[IR[2016]])
IR2←IR
EX
ALUO←(A)+(B)
Alu_Sign1 0 Alu_Sign2 1 Alu_Sign3 0000 sel1 0 sel2 0
IR3←IR2
MEM
ALUO2←ALUO
Mem_Write 0
IR4←IR3
WB
R[IR4[1511]]←(ALUO2)
Mem_Read 0 Wb_Sign 1
表7 ADD指令操作流程控制信号
指令阶段
操作流程
控制信号
IF
IR←(M[PC])
Update_Pc 0
NPC←(PC)+1
PC←(PC)+1
ID
A←(R[IR[2521]])
Reg_Sign 00 Ex_Sign 1
B←(R[IR[2016]])
IMM←(Signextend(IR[150]))
IR2←IR
NPC2←NPC
EX
if (AB) PC←NPC2IMM
Alu_Sign1 1 Alu_Sign2 0 Alu_Sign3 0111 sel1 0 sel2 0
if (AB) Update_Pc 1 else Update_Pc 0
表8 BNE指令操作流程控制信号
指令阶段
操作流程
控制信号
IF
IR←(M[PC])
Update_Pc 0
PC←(PC)+1
ID
IMM←(Signextend(IR[150]))
Reg_Sign 00 Ex_Sign 1
IR2←IR
EX
PC←(IMM)
Alu_Sign1 0 Alu_Sign2 0 Alu_Sign3 1000 sel1 0 sel2 0 Update_Pc 1
表9 J指令操作流程控制信号
指令阶段
操作流程
控制信号
IF
IR←(M[PC])
Update_Pc 0
PC←(PC)+1
ID
A←(R[IR[2521]])
Reg_Sign 00 Ex_Sign 1
B←(R[IR[2016]])
IMM←(Signextend(IR[150]))
IR2←IR
EX
ALUO←(A)+(IMM)
Alu_Sign1 0 Alu_Sign2 0 Alu_Sign3 0000 sel1 0 sel2 0
IR3←IR2
B2←B
MEM
Memory[ALUO] ←(B2)
Mem_Write 1
表10 SW指令操作流程控制信号
4 指令执行状态转换图
画出应状态转移图图9示
图9 状态转移图
5 引脚绑定表
名称
绑定引脚
功
clk
BTN3A7
CPU时钟
reset
SW7N3
复位信号
sel_seg[0]
SW4G3
sel_seg控制七段显示具体容
000pc_now 001 id_rega 010id_regb 011ex_alua
100ex_alub 101ex_aluo 110 if_ins 111wb_data
sel_seg[1]
SW5F3
sel_seg[2]
SW6E2
L1
LD7(G1)
clk应LED
L2
LD6(P4)
reset应LED
L3
LD5(N4)
of应LED
L4
LD4(N5)
cf应LED
L5
LD3(P6)
update_pc应LED
L6
LD2(P7)
sel_seg[0]应LED
L7
LD1(M11)
sel_seg[1]应LED
L8
LD0(M5)
sel_seg[2]应LED
a_to_g[0]
CG(M12)
控制七段码显示
a_to_g[1]
CF(L13)
a_to_g[2]
CE(P12)
a_to_g[3]
CD(N11)
a_to_g[4]
CC(N14)
a_to_g[5]
CB(H12)
a_to_g[6]
CA(L14)
an[0]
AN0(K14)
控制七段码具体显示位
an[1]
AN1(M13)
an[2]
AN2(J12)
an[3]
AN3(F12)
clk1
MCLK(B8)
七段码显示时钟
表11 引脚绑定表
6 测试程序
综合考虑选择指令集FPGA开发板硬件资源情况算面三程序测试设计方案
程序1测试算逻运算访存指令正确性程序表12示
存址
指令
结果描述
机器指令机器码
十六进制
二进制
00000000
addi reg0 reg1 #2
reg1 reg0 + 2
20010002
0010000000000001
0000000000000010
00000001
andi reg1 reg2 #1
reg2 reg1 & 1
30220001
0011000000100010
0000000000000001
00000002
ori reg1 reg2 #1
reg2 reg1 | 1
34220001
0011010000100010
0000000000000001
00000003
sllv reg1 reg2 reg2
reg2 reg1 << reg2
00221004
0000000000100010
0001000000000100
00000004
slt reg1 reg2 reg2
reg2 (reg1 < reg2)
0022102A
0000000000100010
0001000000101010
00000005
sw reg0 reg1 #0
mem[reg0 + 0] reg1
AC010000
1010110000000001
0000000000000000
00000006
lw reg0 reg3 #0
reg3 mem[reg0 + 0]
8C030000
1000110000000011
0000000000000000
表12 测试程序1
程序2测试软中断硬中断功程序表13示
存址
指令
结果描述
机器指令机器码
十六进制
二进制
00000000
addi reg0 reg1 #2
reg1 reg0 + 2
20010002
0010000000000001
0000000000000010
00000001
andi reg1 reg1 #FFFF
reg1 reg1 + FFFF
2021FFFF
001000000010000
11111111111111111
00000002
addi reg0 reg1 #1
reg1 reg0 + 1
20010001
0010000000000001
0000000000000001
00000003
addi reg0 reg1 #2
reg1 reg0 + 2
20010002
0010000000000001
0000000000000010
00000004
addi reg0 reg1 #3
reg1 reg0 + 3
20010003
0010000000000001
0000000000000011
00000005
addi reg0 reg1 #4
reg1 reg0 + 4
20010004
0010000000000001
0000000000000100
0000000A
push
压PCR61
F800000E
1111100000000000
0000000000001110
0000000E
pop
PCR61出栈
FC050000
1111110000000101
0000000000000000
表13 测试程序2
程序3测试跳转指令正确性pushpop指令中已隐含J指令里bne指令进行测试程序表14示
存址
指令
结果描述
机器指令机器码
十六进制
二进制
00000000
addi reg0 reg1 #2
reg1 reg0 + 2
20010002
0010000000000001
0000000000000010
00000001
addi reg0 reg2 #0
reg2 reg0 + 0
20020000
0010000000000010
0000000000000000
00000002
addi reg2 reg2 #1
reg2 reg2 + 1
20420001
0010000001000010
0000000000000001
00000003
bnz reg1 reg2 #2
if (reg1 reg2) pc pc + 1 2
14220002
0001010000100010
0000000000000010
表14 测试程序3
7 测试结果仿真图
测试程序均终检查时验收FPGA开发板实际运行结果均课设验收时确认三测试程序结果均符合预期里便赘述
外仿真图通缩放已法清32位寄存器具体值放里根法清具体值毫意义仿真图便放报告里
五 课设总结
1 课设中遇问题
次课设中遇问题：
指令周期数问题（单周期双周期选择）
否设立单独译码器问题（集中译码分布译码选择）
① 否保留非流水中针跳转指令优化问题（结构致性取舍）
② 寄存器组读写序问题（先读写先写读选择）
③ 写回段取舍问题（问题④密切相关）
④ JNZ指令带结构问题（唯四输入指令修改rt）
⑤ 步复位异步复位选择
⑥ 仿真板测试区
中①~⑥问题解决方案34中已详细写明里便加赘述
问题⑦初设计中选择异步复位仿真利通编译中发现寄存器两always中赋值改步复位
问题⑧中期检查时做仿真没板进行实际测试时老师便强调仿真板测试差异性仿真结果正确板测试结果必条件仔细斟酌老师话认仿真板测试区开发板存时延仿真确理想状态测试结果面设计中充分考虑时延问题量避免前相关关系值变化双指令周期分布译码设计功夫负心组班少板测试中没出现问题组
参考文献
[1] 张晨曦 王志英 沈立 刘 计算机系统结构教程 北京 清华学出版社 2009 53~90
[2] 秦磊华 吴非 莫正坤 计算机组成原理 北京 清华学出版社 2011 203~277
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2014
计算机组成原理 课程设计报告
题 目：
支持流水线简单计算机系统设计实现
专 业：
计算机科学技术
班 级：
学 号：
姓 名：
电 话：
邮 件：
实 验 台：
完成日期：
指导教师：
目录
课程设计概述 3
1 课设目 3
2 实验环境 3
3 设计务求 3
二设计原理 3
1 MIPS概述 3
2 MIPS指令简介 3
3 典5段RSIC流水线结构 4
三设计容 5
1 指令选取 5
2 非流水5段CPU模型 6
3 流水5段CPU模型 8
四实现容测试结果 12
1 模块功 12
2 控制信号 12
3 指令操作流程 13
4 指令执行状态转换图 14
5 引脚绑定 15
6 测试程序 15
7 测试结果仿真图 16
五课设总结 17
1 课设中遇问题 17
2 课设历 17
3 课设感想 18
4 组分工 18
参考文献 18
课程设计概述
1 课设目
① 掌握硬件描述语言开发环境解硬件开发基程
② 掌握流水线CPU设计方法
③ 锻炼学生简单计算机系统设计力通进行机系统低层电路实现障分析定位系统调试等环节锻炼进步提高学生分析解决问题力
2 实验环境
① Xilinx ISE 142
② Spartan3E实验板块
3 设计务求
课程设计务设计台支持流水线简单计算机系统调试通求设计计算机系统正确执行存放指令cache中程序功
设计基MIPS32位流水线架构设计程中力图遵循原MIPS功指令集基做MIPS指令集兼容
具体求包括：
① 支持算术运算逻辑运算存储器读写寄存器间数传送等类指令
② 支持立数寻址直接寻址寄存器寻址等种基数寻址方式序寻址跳跃寻址两种指令寻址方式
③ 支持10条指令
④ 运行设计指令系统构成段程序程序执行功正确
⑤ 具完整五级流水线架构采独立32位数总线址总线
二 设计原理
1 MIPS概述
MIPS高效RISC体系结构中优雅种体系结构中文意思部互锁流水级微处理器机制量利软件办法避免流水线中数相关问题早80年代初期斯坦福学Hennessy教授领导研究组研制出MIPS公司R系列基础开发RISC工业产品微处理器系列产品计算机公司采构成种工作站计算机系统
设计参考MIPSCPU设计实现五段流水线CPU设计部分实现MIPS32指令集
2 MIPS指令简介
21 MIPS指令集特点
MIPS指令集具特点：
① 简单LOADSTORE结构计算类型指令均寄存器组中读取数结果写入寄存器组中LOADSTORE指令访问存储器（数cache）
② 易流水线CPU设计MIPS指令集指令格式非常规整指令均32位指令操作码固定位置
③ 易编译器开发般情况编译器编译高级语言程序时难复杂指令MIPS指令寻址方式操作非常简单便编译器开发
22 MIPS指令格式
次课程设计中数类型支持整数类型指令格式直接RIJ型指令三型指令简介[1]：
① R（register）类型指令寄存器组中读取两源操作数计算结果写回寄存器组
② I（immediate）类型指令16位立数作源操作数
③ J（jump）类型指令26位立数作跳转目标址
三型指令格式图1示中：
① op表示指令操作码
② rs源操作数寄存器号
③ rd目寄存器号RT源寄存器号目寄存器号
④ funct认扩展操作码
⑤ shamte移位指令定义移位位数
⑥ Immediate16位立数根指令需求进行符号符号扩展
⑦ Address26位立数J型指令产生跳转目址
图1 MIPS指令格式
3 典5段RSIC流水线结构
典5段RISC流水线图2
图2 典5段RISC流水线
该结构中条指令执行程分5时钟周期：
① 取指令周期（IF）：程序计数器PC中容作址存储器中取出指令放入指令寄存器IR时PC值加4（假设条指令占4字节）指序条指令
② 指令译码读寄存器周期（ID）：指令进行译码IR中寄存器址访问通寄存器组读出需操作数
③ 执行效址计算周期（EX）：周期ALU周期准备操作数进行运算处理指令进行操作
④ 存储器访问分支完成周期（MEM）：load指令周期计算出效址存储器中读出相应数store指令指定数写入效址指出存储器单元分支指令分支成功钱周期中计算转移目标址送入PC否进行操作类型指令该周期做操作
⑤ 写回周期（WB）：结果写入通寄存器组
设计基该典5端流水线结构完成MIPS种简单实现基础加入流水线突（数突控制突）处理中断处理
三 设计容
1 指令选取
系统执行16条MIPS指令指令基情况表1示
MIPS指令
助记符
指令格式
操作
Bit #
3126
2521
2016
1511
106
50
Rtype
op
rs
rt
rd
shamt
func
add
000000
rs
rt
rd
00000
100000
Rd rs + rt
Sub
100010
Rd rs rt
And
100100
Rd rs & rt
Or
100101
Rd rs | rt
Xor
100110
Rd rs ^ rt
Sllv
000100
Rd rs << rt
srlv
000110
Rd rs >> rt
slt
101010
If (rs < rt) rd1 else rd0
Itype
op
rs
rt
immdediate
Addi
001000
rs
rt
imm
Rt rs + imm
Andi
001100
Rt rs & imm
ori
001101
Rt rs | imm
Xori
001110
Rt rs ^ imm
Bne
000101
If (rsrt) pcpc+1imm
Lw
100011
Rt mem[rs + imm]
sw
101011
Mem[rs + imm] rt
Jtype
op
address
j
000010
add
Pcadd
表1 系统支持MIPS指令集
指令类型讲16条指令覆盖算逻运算访存条件跳转条件跳转已基覆盖指令集需基指令
寻址方式讲16条指令覆盖寄存器寻址（RTYPE指令）立数寻址（ITYPE指令）基址偏移量寻址（LWSW）直接寻址（J）
16条MIPS指令设计极限受实验板资源限制仅仅完成MIPS32指令集中16条已设计通简单拓展轻松实现整MIPS32指令集
2 非流水5段CPU模型
21 初始数通路
设计简单复杂循序渐进高骛远求没流水线模型直接手首先设计类似典5段RISC流水线结构非流水5段CPU模型涉流水指令周期均单周期数通路见图3
图3 非流水5段CPU初始数通路
22 5段具体操作
数通路条指令需花费5时钟周期5时钟周期相应操作：
221 取指令周期（IF）
IR←Mem[PC]
NPC←PC+1
PC中值指令cache中取出条指令放入指令寄存器IR时PC值加1然放入NPC时NPC中值序调指令址
222 指令译码读寄存器周期（ID）
A←Regs[rs]
B←Regs[rt]
imm←((IR16)16##IR1631)
指令进行译码指令中rsrt字段作址访问通寄存器组读出数AB寄存器中时IR低16位进行符号者符号扩展然存入Imm寄存器
223 执行效址计算周期（EX）
① LWSW指令
ALUo←A+Imm
ALU操作数相加形成效址存入时寄存器ALUo
② RTYPE
ALUo←A funct B
ALU根funct字段指出操作类型AB中数进行运算结果存入ALUo
③ ITYPE
ALUo←A op Imm
ALU根操作码op指出操作类型AImm中数进行运算结果存入ALUo
④ 分支指令
ALUo←NPC+Imm
ALU时寄存器NPCImm中值相加转移目标址存入ALUo
224 存储器访问分支完成周期（MEM）
① LWSW指令
LW：LMD←Mem[ALUo]
存储器中读出相应数放入时寄存器LMD中
SW：Mem[ALUo]←B
B中数写入存储器
② 分支指令
If (cond) PC←ALUo else PC←NPC
cond中容真ALUo中转移目标址放入PC否PC+1
225 写回周期（WB）
① RTYPE
Regs[rd]←ALUo
② ITYPE
Regs[rt]←ALUo
③ LW指令
Regs[rt]←LMD
23 模型优化终数通路
部分设计时候跳转指令仅仅实现JNZQ改分支指令进行单独优化图2设计中分支失败新PCEX段产生会产生2时钟周期延迟实际条指令进行单独改进PC修改提前IF段便PC值够快速变化样优化分支失败会产生1时钟周期延迟改进数通路图4示
图4 非流水5段CPU终数通路
3 5段流水CPU模型
31 初始数通路
实现非流水5段CPU模型5段流水CPU模型水渠成需段间加入相应流水寄存器数通路图5
图5 5段流水CPU初始数通路
32 5段具体操作
部分非流水具体操作致相里加赘述
33 流水线突解决方案
331 数突
果条指令结果没写入寄存器中条指令原操作数恰恰寄存器数获原数更新数样相关问题称数相关
根系统结构中学相关知识设计中采定（forwarding）技术解决类相关问题关键思路：发生写读相关情况计算结果尚未出前面等该结果指令见马该结果果够该计算结果产生方（ALU出口）直接送指令需方（ALU入口）避免停顿图6
图6 定技术
332 控制突
流水线中控制突会数突造成更性损失执行分支指令结果两种种成功PC值改变分支转移目标址种失败PC值保持正常递增
设计中采预测分支失败方法解决控制突允许分支指令指令继续流水线中流动确定分支失败时分支指令做条普通指令流水线正常流动表2确定分支成功时流水线分支指令取出指令转化空操作分支目标址重新取指令执行表3
分
支
失
败
分支指令i
IF
ID
EX
MEM
WB
指令i+1
IF
ID
EX
MEM
WB
指令i+2
IF
ID
EX
MEM
WB
指令i+3
IF
ID
EX
MEM
WB
表2 分支失败流水线时空图
分
支
成
功
分支指令i
IF
ID
EX
MEM
WB
指令i+1
IF
Idle
Idle
Idle
idle
分支目标指令
IF
ID
EX
MEM
WB
分支目标指令+1
IF
ID
EX
MEM
WB
表3 分支成功流水线时空图
34 模型中问题修正
341 指令周期数问题
指令周期前设计样单周期设计会出现流水寄存器读写突
例通寄存器组说clk升时候需IF段指令寄存器IR中取出指令然访问相应寄存器数写入ID段AB寄存器试想IR中取指令ID段AB寄存器写入两操作clk升触发时延存导致写入值预期值
指令周期单周期改双周期前周期完成流水寄存器读操作完成段功周期完成流水寄存器写操作具体实现舍弃分频方法采前半周期clk升触发半周期clk降触发
342 译码器问题
通331知段功需前周期全部完成ID段特殊译码器存
通寄存器组扩展部件需译码器提供控制信号331限制译码器会clk升触发时延存会导致控制信号产生需求寄存器组扩展部件需控制信号时候控制信号未真正产生导致两部件错误控制信号
隐患问题采单独译码器会ID段产生量控制信号控制信号需通流水线流段势必需量流水寄存器幅增加硬件成
综合考虑两问题撤掉译码器采分段译码方式功部件提供完整指令功部件产生需控制信号样完美解决述两问题
343 针JNZQ指令优化问题
非流水CPU模型中针JNZQ指令进行专门优化分支条件判断放ID段存两问题认样影响整体设计致性二流水线CPU设计中加入新跳转指令判断变更加复杂ID段分担太EX段功会影响整体流水性
流水CPU设计中分支条件改回EX段判断
344 寄存器组读写序问题
初设计中寄存器写回操作放半周期流水线寄存器写操作完成面实际测试中发现样处理做重定时候必须做三次重定做调整写回操作提前前半周期完成寄存器组实现先写读策略
345 写回段取舍
初设计中寄存器写回操作放半周期度舍弃写回段写回段仅仅前半周期读出写回数半周期数写回寄存器组简单功占流水段显示实奢侈初设计中MEM段合
334中寄存器读写序做调整写回段中写回操作EX段计算操作MEM访存操作半周期时延存导致写回数错误时舍弃写回段计算结果出前写回显然合理
重新加入写回段加入访存段写回结果赖访存结果放访存段
346 特殊指令JNZ问题
JNZ条指令整指令集中非常特殊存前设计中完全没考虑问题
① 然JNZITYPE指令RT源寄存器JNZ会修改RT值符合ITYPE指令写回段数通路Regs[rt]←ALUo做定时候会产生严重问题做特殊判断会产生错误定
② JNZ指令整指令集中唯需4输入（regaregbimmpc）指令指令均需2输入EX段两选择器完全余掉
考虑两点重定进行重新设计掉EX段中两选择器
35 硬软中断实现
351 软中断实现
软中断实际通扩展指令集方式实现指令集中加入两条指令PUSHPOP实现软中断具体指令表4
Rtype
op
rs
rt
rd
shamt
func
Pop
111111
00000
00101
00000
00000
00000
Jtype
op
address
Push
111110
0000000000000000000001110
表4 PushPop指令
ID段检测PUSH指令时会通寄存器组值前PC值压入堆栈EX段检测PUSH指令时会条件跳转指令应址
ID段检测POP指令时会通寄存器组值弹出EX段检测POP指令时会条件跳转堆栈中PC值应址
352 硬中断实现
硬中断仅实现溢出中断EX段出现溢出时EX段会IF段传送相应控制信号时IF段会产生条PUSH指令送IR中PC值维持周期变
样相流水线中插入条软中断指令实现硬件动产生中断指令
36 终数通路
成功修改完善34中问题加入35中容数通路图图7
图7 5段流水CPU终数通路图
四 实现容测试结果
1 模块功
模块例化名称
模块实现功
U1
实现PC存储更新
U2
实现指令存取
U3
实现通寄存器读写
U4
实现立数符号符号扩展
U5
实现ALU
U6
实现访存功
表5 模块功表
2 控制信号
流水段
控制信号
功
IF
Update_Pc
控制PC更新PC+1ALUO
ID
Reg_Sign
控制通寄存器组压栈弹出
Ex_Sign
控制符号扩展符号扩展
EX
Alu_Sign1
控制MUX2选择
Alu_Sign2
控制MUX3选择
Alu_Sign3
控制ALU计算功
Sel1
控制ALUA端定
Sel2
控制ALUB端定
MEM
Mem_Write
控制MEM读写
WB
Mem_Read
表明MEM读写状态控制MUX4选择
Wb_Sign
控制通寄存器写回
表6 控制信号表
3 指令操作流程
组实现指令较指令具较相似性里取ADD BNE J SW四条指令先做出周期操作控制信号表[2]
指令阶段
操作流程
控制信号
IF
IR←(M[PC])
Update_Pc 0
PC←(PC)+1
ID
A←(R[IR[2521]])
Reg_Sign 00 Ex_Sign 1 Wb_Sign 0
B←(R[IR[2016]])
IR2←IR
EX
ALUO←(A)+(B)
Alu_Sign1 0 Alu_Sign2 1 Alu_Sign3 0000 sel1 0 sel2 0
IR3←IR2
MEM
ALUO2←ALUO
Mem_Write 0
IR4←IR3
WB
R[IR4[1511]]←(ALUO2)
Mem_Read 0 Wb_Sign 1
表7 ADD指令操作流程控制信号
指令阶段
操作流程
控制信号
IF
IR←(M[PC])
Update_Pc 0
NPC←(PC)+1
PC←(PC)+1
ID
A←(R[IR[2521]])
Reg_Sign 00 Ex_Sign 1
B←(R[IR[2016]])
IMM←(Signextend(IR[150]))
IR2←IR
NPC2←NPC
EX
if (AB) PC←NPC2IMM
Alu_Sign1 1 Alu_Sign2 0 Alu_Sign3 0111 sel1 0 sel2 0
if (AB) Update_Pc 1 else Update_Pc 0
表8 BNE指令操作流程控制信号
指令阶段
操作流程
控制信号
IF
IR←(M[PC])
Update_Pc 0
PC←(PC)+1
ID
IMM←(Signextend(IR[150]))
Reg_Sign 00 Ex_Sign 1
IR2←IR
EX
PC←(IMM)
Alu_Sign1 0 Alu_Sign2 0 Alu_Sign3 1000 sel1 0 sel2 0 Update_Pc 1
表9 J指令操作流程控制信号
指令阶段
操作流程
控制信号
IF
IR←(M[PC])
Update_Pc 0
PC←(PC)+1
ID
A←(R[IR[2521]])
Reg_Sign 00 Ex_Sign 1
B←(R[IR[2016]])
IMM←(Signextend(IR[150]))
IR2←IR
EX
ALUO←(A)+(IMM)
Alu_Sign1 0 Alu_Sign2 0 Alu_Sign3 0000 sel1 0 sel2 0
IR3←IR2
B2←B
MEM
Memory[ALUO] ←(B2)
Mem_Write 1
表10 SW指令操作流程控制信号
4 指令执行状态转换图
画出应状态转移图图9示
图9 状态转移图
5 引脚绑定表
名称
绑定引脚
功
clk
BTN3A7
CPU时钟
reset
SW7N3
复位信号
sel_seg[0]
SW4G3
sel_seg控制七段显示具体容
000pc_now 001 id_rega 010id_regb 011ex_alua
100ex_alub 101ex_aluo 110 if_ins 111wb_data
sel_seg[1]
SW5F3
sel_seg[2]
SW6E2
L1
LD7(G1)
clk应LED
L2
LD6(P4)
reset应LED
L3
LD5(N4)
of应LED
L4
LD4(N5)
cf应LED
L5
LD3(P6)
update_pc应LED
L6
LD2(P7)
sel_seg[0]应LED
L7
LD1(M11)
sel_seg[1]应LED
L8
LD0(M5)
sel_seg[2]应LED
a_to_g[0]
CG(M12)
控制七段码显示
a_to_g[1]
CF(L13)
a_to_g[2]
CE(P12)
a_to_g[3]
CD(N11)
a_to_g[4]
CC(N14)
a_to_g[5]
CB(H12)
a_to_g[6]
CA(L14)
an[0]
AN0(K14)
控制七段码具体显示位
an[1]
AN1(M13)
an[2]
AN2(J12)
an[3]
AN3(F12)
clk1
MCLK(B8)
七段码显示时钟
表11 引脚绑定表
6 测试程序
综合考虑选择指令集FPGA开发板硬件资源情况算面三程序测试设计方案
程序1测试算逻运算访存指令正确性程序表12示
存址
指令
结果描述
机器指令机器码
十六进制
二进制
00000000
addi reg0 reg1 #2
reg1 reg0 + 2
20010002
0010000000000001
0000000000000010
00000001
andi reg1 reg2 #1
reg2 reg1 & 1
30220001
0011000000100010
0000000000000001
00000002
ori reg1 reg2 #1
reg2 reg1 | 1
34220001
0011010000100010
0000000000000001
00000003
sllv reg1 reg2 reg2
reg2 reg1 << reg2
00221004
0000000000100010
0001000000000100
00000004
slt reg1 reg2 reg2
reg2 (reg1 < reg2)
0022102A
0000000000100010
0001000000101010
00000005
sw reg0 reg1 #0
mem[reg0 + 0] reg1
AC010000
1010110000000001
0000000000000000
00000006
lw reg0 reg3 #0
reg3 mem[reg0 + 0]
8C030000
1000110000000011
0000000000000000
表12 测试程序1
程序2测试软中断硬中断功程序表13示
存址
指令
结果描述
机器指令机器码
十六进制
二进制
00000000
addi reg0 reg1 #2
reg1 reg0 + 2
20010002
0010000000000001
0000000000000010
00000001
andi reg1 reg1 #FFFF
reg1 reg1 + FFFF
2021FFFF
001000000010000
11111111111111111
00000002
addi reg0 reg1 #1
reg1 reg0 + 1
20010001
0010000000000001
0000000000000001
00000003
addi reg0 reg1 #2
reg1 reg0 + 2
20010002
0010000000000001
0000000000000010
00000004
addi reg0 reg1 #3
reg1 reg0 + 3
20010003
0010000000000001
0000000000000011
00000005
addi reg0 reg1 #4
reg1 reg0 + 4
20010004
0010000000000001
0000000000000100
0000000A
push
压PCR61
F800000E
1111100000000000
0000000000001110
0000000E
pop
PCR61出栈
FC050000
1111110000000101
0000000000000000
表13 测试程序2
程序3测试跳转指令正确性pushpop指令中已隐含J指令里bne指令进行测试程序表14示
存址
指令
结果描述
机器指令机器码
十六进制
二进制
00000000
addi reg0 reg1 #2
reg1 reg0 + 2
20010002
0010000000000001
0000000000000010
00000001
addi reg0 reg2 #0
reg2 reg0 + 0
20020000
0010000000000010
0000000000000000
00000002
addi reg2 reg2 #1
reg2 reg2 + 1
20420001
0010000001000010
0000000000000001
00000003
bnz reg1 reg2 #2
if (reg1 reg2) pc pc + 1 2
14220002
0001010000100010
0000000000000010
表14 测试程序3
7 测试结果仿真图
测试程序均终检查时验收FPGA开发板实际运行结果均课设验收时确认三测试程序结果均符合预期里便赘述
外仿真图通缩放已法清32位寄存器具体值放里根法清具体值毫意义仿真图便放报告里
五 课设总结
1 课设中遇问题
次课设中遇问题：
指令周期数问题（单周期双周期选择）
否设立单独译码器问题（集中译码分布译码选择）
① 否保留非流水中针跳转指令优化问题（结构致性取舍）
② 寄存器组读写序问题（先读写先写读选择）
③ 写回段取舍问题（问题④密切相关）
④ JNZ指令带结构问题（唯四输入指令修改rt）
⑤ 步复位异步复位选择
⑥ 仿真板测试区
中①~⑥问题解决方案34中已详细写明里便加赘述
问题⑦初设计中选择异步复位仿真利通编译中发现寄存器两always中赋值改步复位
问题⑧中期检查时做仿真没板进行实际测试时老师便强调仿真板测试差异性仿真结果正确板测试结果必条件仔细斟酌老师话认仿真板测试区开发板存时延仿真确理想状态测试结果面设计中充分考虑时延问题量避免前相关关系值变化双指令周期分布译码设计功夫负心组班少板测试中没出现问题组
参考文献
[1] 张晨曦 王志英 沈立 刘 计算机系统结构教程 北京 清华学出版社 2009 53~90
[2] 秦磊华 吴非 莫正坤 计算机组成原理 北京 清华学出版社 2011 203~277
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