第章 计算机系统概
1 什计算机系统计算机硬件计算机软件？硬件软件更重？
解：P3
计算机系统：计算机硬件系统软件系统组成综合体
计算机硬件：指计算机中电子线路物理装置
计算机软件：计算机运行需程序相关资料
硬件软件计算机系统中相互存缺样重
5 冯•诺曼计算机特点什？
解：冯•诺曼计算机特点：P8
l 计算机运算器控制器存储器输入设备输出设备五部件组成
l 指令数等位存放存储器址访问
l 指令数均二进制表示
l 指令操作码址码两部分组成操作码表示操作性质址码表示操作数存储器中位置
l 指令存储器中序存放通常动序取出执行
l 机器运算器中心（原始冯•诺曼机）
7 解释列概念：
机CPU存存储单元存储元件存储基元存储元存储字存储字长存储容量机器字长指令字长
解：P910
机：计算机硬件体部分CPU存储器MM合成机
CPU：中央处理器计算机硬件核心部件运算器控制器组成（早期运算器控制器芯片现CPU含运算器控制器外集成CACHE）
存：计算机中存放正运行程序数存储器计算机工作存储器机存取存储体种逻辑部件控制电路组成
存储单元：存放机器字具特定存储址存储单位
存储元件：存储位二进制信息物理元件存储器中存储单位存储基元存储元单独存取
存储字：存储单元存二进制代码逻辑单位
存储字长：存储单元存二进制代码位数
存储容量：存储器中存二进制代码总量（通常辅存容量分开描述）
机器字长：指CPU次处理二进制数位数通常CPU寄存器位数关
指令字长：条指令二进制代码位数
8 解释列英文缩写中文含义：
CPUPCIRCUALUACCMQXMARMDRIOMIPSCPIFLOPS
解：全面回答应分英文全称中文名功三部分
CPU：Central Processing Unit中央处理机（器）计算机硬件核心部件运算器控制器组成
PC：Program Counter程序计数器功存放前欲执行指令址动计数形成条指令址
IR：Instruction Register指令寄存器功存放前正执行指令
CU：Control Unit控制单元（部件）控制器核心部件功产生微操作命令序列
ALU：Arithmetic Logic Unit算术逻辑运算单元运算器核心部件功进行算术逻辑运算
ACC：Accumulator累加器运算器中存放运算前操作数存放运算结果寄存器
MQ：MultiplierQuotient Register商寄存器法运算时存放数法时存放商寄存器
X：字母没专指缩写含义作部件名表示操作数寄存器运算器中工作寄存器存放操作数
MAR：Memory Address Register存储器址寄存器存中存放欲访问存储单元址
MDR：Memory Data Register存储器数缓寄存器存中存放某单元读出写入某存储单元数
IO：InputOutput equipment输入输出设备输入设备输出设备总称计算机部外界信息转换传送
MIPS：Million Instruction Per Second秒执行百万条指令数计算机运算速度指标种计量单位
9 画出机框图分存数指令STA M加法指令ADD M（M均存址）例图中序标出完成该指令（包括取指令阶段）信息流程（→①）假设存容量256M*32位指令字长存储字长机器字长相等条件指出图中寄存器位数
解：机框图P13图111示
（1）STA M指令：PC→MARMAR→MMMM→MDRMDR→IR
OP(IR) →CUAd(IR) →MARACC→MDRMAR→MMWR
（2）ADD M指令：PC→MARMAR→MMMM→MDRMDR→IR
OP(IR) →CUAd(IR) →MARRDMM→MDRMDR→XADDALU→ACCACC→MDRWR
假设存容量256M*32位指令字长存储字长机器字长相等条件ACCXIRMDR寄存器均32位PCMAR寄存器均28位
10 指令数存存储器中计算机区分？
解：计算机区分指令数2种方法：
l 通时间段区分指令数取指令阶段（取指微程序）取出指令执行指令阶段（相应微程序）取出数
l 通址源区分PC提供存储单元址取出指令指令址码部分提供存储单元址取出操作数
第2章 计算机发展应
1 通常计算机更新换代什？
答：P22
组成计算机基电路元器件电子晶体集成电路等
2 举例说明专计算机通计算机区
答：计算机效率速度价格运行济性实性计算机划分通计算机专计算机通计算机适应性强牺牲效率速度济性专计算机效济快计算机适应性差例电脑计算器
3 什摩尔定律？该定律否永远生效？什？
答：P23否P36
第3章 系统总线
1 什总线？总线传输特点？减轻总线负载总线部件应具备什特点？
答：P41总线部件享传输部件
总线传输特点：某时刻路信息总线传输分时
减轻总线负载总线部件应通三态驱动缓电路总线连通
4 什设置总线判优控制？常见集中式总线控制种？特点？种方式响应时间快？种方式电路障敏感？
答：总线判优控制解决部件时申请总线时权分配问题
常见集中式总线控制三种：链式查询计数器定时查询独立请求
特点：链式查询方式连线简单易扩充电路障敏感计数器定时查询方式优先级设置较灵活障敏感连线控制程较复杂独立请求方式速度快硬件器件量连线成较高
5 解释列概念：总线宽度总线带宽总线复总线设备（模块）总线设备（模块）总线传输周期总线通信控制
答：P46
总线宽度：通常指数总线根数
总线带宽：总线数传输率指单位时间总线传输数位数
总线复：指条信号线分时传输信号
总线设备（模块）：指次总线传输期间拥总线控制权设备（模块）
总线设备（模块）：指次总线传输期间配合设备完成数传输设备（模块）动接受设备发命令
总线传输周期：指总线完成次完整传输需时间
总线通信控制：指总线传送程中双方时间配合方式
6 试较步通信异步通信
答：步通信：指统时钟控制通信控制方式简单灵活性差系统中部件工作速度差异较时总线工作效率明显降适合速度差场合
异步通信：指没统时钟控制通信部件间采应答方式进行联系控制方式较步复杂灵活性高系统中部件工作速度差异较时利提高总线工作效率
8 什说半步通信时保留步通信异步通信特点？
答：半步通信步通信样统时钟控制异步通信样允许传输时间致工作效率介两者间
10 什设置总线标准？知道目前流行总线标准？什plug and play？总线特点？
答：总线标准设置解决厂家类模块化产品兼容问题
目前流行总线标准：ISAEISAPCI等
plug and play：插EISAPCI等具功
11 画具双传输功总线逻辑图
答：总线两端分配置三态门总线具双传输功
12 设数总线接ABCD四寄存器求选合适74系列芯片完成列逻辑设计：
（1） 设计电路时间实现D→AD→BD→C寄存器间传送
（2） 设计电路实现列操作：
T0时刻完成D→总线
T1时刻完成总线→A
T2时刻完成A→总线
T3时刻完成总线→B
解：（1）T开三态门 D寄存器中容送总线buscp脉时总线数入 ABC寄存器中 Tcp时间关系图（1）示
图（1）
（2）三态门1受T0＋T1控制确保T0时刻D→总线T1时刻总线→接收门1→A三态门2受T2＋T3控制确保T2时刻A→总线T3时刻总线→接收门2→BT0T1T2T3波形图图（2）示
图(2)
第 四 章
3 存储器层次结构体现什方？什分层次？计算机理层次？
答：存储器层次结构体现Cache存存辅存两存储层次
Cache存层次存储系统中CPU访存起加速作整体运行效果分析CPU访存速度加快接Cache速度寻址空间位价接存
存辅存层次存储系统中起扩容作程序员角度存储器容量位价接辅存速度接存
综合述两存储层次作整存储系统达速度快容量位价低优化效果
存CACHE间信息调度功全部硬件动完成存辅存层次调度目前广泛采虚拟存储技术实现存辅存部分通软硬结合技术组成虚拟存储器程序员存实际空间（物理址空间）虚拟址空间（逻辑址空间）编程程序运行时软硬件动配合完成虚拟址空间存实际物理空间转换两层次调度转换操作程序员说透明
4 说明存取周期存取时间区
解：存取周期存取时间区：存取时间仅完成次操作时间存取周期仅包含操作时间包含操作线路恢复时间：
存取周期 存取时间 + 恢复时间
5 什存储器带宽？存储器数总线宽度32位存取周期200ns存储器带宽少？
解：存储器带宽指单位时间存储器进出信息数量
存储器带宽 1200ns ×32位 160M位秒 20MB秒 5M字秒
注意：字长32位16位（注：1ns109s）
6 某机字长32位存储容量64KB字编址寻址范围少？存字节编址试画出存字址字节址分配情况
解：存储容量64KB时字节编址寻址范围64K字编址寻址范围：
64K （328） 16K
存字址字节址分配情况：（略）
7 容量16K×32位存储器址线数线总少？选列规格存储芯片时需少片？
1K×4位2K×8位4K×4位16K×1位4K×8位8K×8位
解：址线数线总 14 + 32 46根
选择芯片时需片数：
1K×4：（16K×32） （1K×4） 16×8 128片
2K×8：（16K×32） （2K×8） 8×4 32片
4K×4：（16K×32） （4K×4） 4×8 32片
16K×1：（16K×32） （16K×1） 1×32 32片
4K×8：（16K×32） （4K×8） 4×4 16片
8K×8：（16K×32） （8K×8） 2×4 8片
8 试较静态RAM动态RAM
答：略（参课件）
9 什刷新？什刷新？说明刷新种方法
解：刷新：DRAM定期进行全部重写程
刷新原：电容泄漏引起DRAM存信息衰减需时补充安排定期刷新操作
常刷新方法三种：集中式分散式异步式
集中式：刷新间隔时间集中安排段时间进行刷新存CPU访存死时间
分散式：读写周期插入刷新周期CPU访存死时间
异步式：集中式分散式折衷
10 半导体存储器芯片译码驱动方式种？
解：半导体存储器芯片译码驱动方式两种：线选法重合法
线选法：址译码信号选中字位结构简单费器材
重合法：址分行列两部分译码行列译码线交叉点选单元种方法通行列译码信号重合选址称矩阵译码节省器材量常译码驱动方式
11 8K×8位动态RAM芯片部结构排列成256×256形式存取周期01μs试问采集中刷新分散刷新异步刷新三种方式刷新间隔少？
解：采分散刷新方式刷新间隔2ms中刷新死时间：256×01μs256μs
采分散刷新方式刷新间隔：256×（01μs+×01μs）512μs
采异步刷新方式刷新间隔2ms
12 画出1024×4位存储芯片组成容量64K×8位存储器逻辑框图求64K分成4页面页面分16组指出需少片存储芯片
解：设采SRAM芯片：
总片数 （64K×8位） （1024×4位） 64×2 128片
题意分析：题设计存储器结构分总体页面组三级画图时应分三级画首先应确定级容量：
页面容量 总容量 页面数 64K×8 4 16K×8位4片16K×8字串联成64K×8位
组容量 页面容量 组数 16K×8位 16 1K×8位16片1K×8位字串联成16K×8位
组片数 组容量 片容量 1K×8位 1K×4位 2片两片1K×4位芯片位联成1K×8位
存储器逻辑框图：（略）
13 设64K×8位RAM芯片试问该芯片少基单元电路（简称存储基元）？欲设计种具述样存储基元芯片求芯片字长选择应满足址线数线总试确定种芯片址线数线说明种解答
解：存储基元总数 64K×8位 512K位 219位
思路：满足址线数线总应量存储元安排字址位数字数成2幂关系较压缩线数
解：设址线根数a数线根数b片容量：2a×b 219b 219a
a 19b 1总 19+1 20
a 18b 2总 18+2 20
a 17b 4总 17+4 21
a 16b 8总 16+8 24
…… ……
出：片字数越少片字长越长引脚数越片字数减1片位数均2幂变化
结：果满足址线数线总种芯片引脚分配方案两种：址线 19根数线 1根址线 18根数线 2根
14 某8位微型机址码18位4K×4位RAM芯片组成模块板结构存储器试问：
（1）该机允许存空间少？
（2）模块板32K×8位需模块板？
（3）模块板片RAM芯片？
（4）少片RAM？
（5）CPU选择模块板？
解：（1）该机允许存空间：218 × 8位 256K×8位 256KB
（2）模块板总数 256K×8 32K×8 8块
（3）板片数 32K×8位 4K×4位 8×2 16片
（4）总片数 16片×8 128片
（5）CPU通高3位址译码输出选择模板次高3位址译码输出选择芯片址格式分配：
15 设CPU16根址线8根数线（低电效）作访存控制信号作读写命令信号（高电读低电写）现列存储芯片：ROM（2K×8位4K×4位8K×8位）RAM（1K×4位2K×8位4K×8位）74138译码器门电路（门电路定）试述规格中选合适芯片画出CPU存储芯片连接图求：
（1）4K址系统程序区4096~16383址范围户程序区
（2）指出选存储芯片类型数量
（3）详细画出片选逻辑
解：（1）址空间分配图：
系统程序区（ROM4KB）：0000H0FFFH
户程序区（RAM12KB）：1000HFFFFH
（2）选片：ROM：选择4K×4位芯片2片位联
RAM：选择4K×8位芯片3片字串联(RAM1址范围1000H1FFFHRAM2址范围2000H2FFFH RAM3址范围3000H3FFFH)
（3）芯片二进制址分配：
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
ROM12
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
RAM1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
RAM2
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
RAM3
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
CPU存储器连接逻辑图片选逻辑图(3)示：
图（3）
16 CPU假设题现8片8K×8位RAM芯片CPU相连试回答：
（1）74138译码器画出CPU存储芯片连接图
（2）写出片RAM址范围
（3）果运行时发现片RAM写入数A000H起始址存储芯片相数分析障原
（4）根（1）连接图出现址线A13CPU断线搭接高电出现什果？
解：（1）CPU存储器芯片连接逻辑图：
（2）址空间分配图：
RAM00000H1FFFH
RAM12000H3FFFH
RAM24000H5FFFH
RAM36000H7FFFH
RAM48000H9FFFH
RAM5A000HBFFFH
RAM6C000HDFFFH
RAM7E000HFFFFH
（3）果运行时发现片RAM写入数A000H起始址存储芯片(RAM5)相数根障原：该存储芯片片选输入端总处低电假设芯片译码器身情况：
1）该片CS端WE端错连短路
2）该片CS端CPUMREQ端错连短路
3）该片CS端线错连短路
（4）果址线A13CPU断线搭接高电会出现A13恒1情况时存储器寻址A131址空间(奇数片)A130半址空间（偶数片）永远访问A130址空间（偶数片）进行访问错误访问A131应空间(奇数片)中
17 写出1100110111101111应汉明码
解：效信息均n4位假设效信息b4b3b2b1表示
校验位位数k3位（2k>n+k+1）
设校验位分c1c2c3汉明码4+37位：c1c2b4c3b3b2b1
校验位汉明码中分处第124位
c1b4⊕b3⊕b1
c2b4⊕b2⊕b1
c3b3⊕b2⊕b1
效信息1100时c3c2c1011汉明码1110100
效信息1101时c3c2c1100汉明码0011101
效信息1110时c3c2c1101汉明码1011110
效信息1111时c3c2c1010汉明码0110111
18 已知收汉明码（配偶原配置）1100100110011111000001100001检查述代码否出错？第位出错？
解：假设接收汉明码：c1’c2’b4’c3’b3’b2’b1’
纠错程：
P1c1’⊕b4’⊕b3’⊕b1’
P2c2’⊕b4’⊕b2’⊕b1’
P3c3’⊕b3’⊕b2’⊕b1’
果收汉明码1100100p3p2p1011说明代码错第3位（b4’）出错效信息：1100
果收汉明码1100111p3p2p1111说明代码错第7位（b1’）出错效信息：0110
果收汉明码1100000p3p2p1110说明代码错第6位（b2’）出错效信息：0010
果收汉明码1100001p3p2p1001说明代码错第1位（c1’）出错效信息：0001
22 某机字长16位常规存储空间64K字想改高速存储芯片访存速度提高8倍采取什措施？画图说明
解：想改高速存储芯片访存速度提高8倍采取八体交叉存取技术8体交叉访问时序图：
18 什程序访问局部性？存储系统中级采程序访问局部性原理？
解：程序运行局部性原理指：段时间访问程序数次访问空间访问程序数集中片存储区访问序指令序执行转移执行性 (约 51 )存储系统中Cache—存层次采程序访问局部性原理
25 Cache做CPU芯片什处？指令Cache数Cache分开什处？
答：Cache做CPU芯片面处：
1）提高外部总线利率CacheCPU芯片CPU访问Cache时必占外部总线
2）Cache占外部总线意味着外部总线更支持IO设备存信息传输增强系统整体效率
3）提高存取速度CacheCPU间数通路缩短存取速度提高
指令Cache数Cache分开处：
1）支持超前控制流水线控制利类控制方式指令预取操作完成
2）指令CacheROM实现提高指令存取性
3）数Cache数类型支持更灵活支持整数（例32位）支持浮点数（64位）
补充：
Cache结构改进第三措施分级实现二级缓存结构片Cache（L1）存间设片外Cache（L2）片外缓存弥补片缓存容量够缺点存片缓存间起滑速度差作加速片缓存调入调出速度
30 组相连映射CACHE64块组成组包含4块存包含4096块块128字组成访存址字址试问存高速存储器址位？画出存址格式
解：cache组数：64416 Cache容量：64*128213字cache址13位
存分409616256区区16块
存容量：4096*128219字存址19位址格式：
存字块标记（8位）
组址（4位）
字块址（7位）
第 六 章
12 设浮点数格式：阶码5位（含1位阶符）尾数11位（含1位数符）写出51128271024应机器数求：
（1）阶码尾数均原码
（2）阶码尾数均补码
（3）阶码移码尾数补码
解：题意画出该浮点数格式：
阶符1位
阶码4位
数符1位
尾数10位
十进制数转换二进制：x1 51128 00110011B 21 * 0110 011B
x2 271024 00000011011B 25*(011011B）
数浮点规格化数：
（1）[x1]浮100010110 011 000 0
[x2]浮101011110 110 000 0
（2）[x1]浮111110110 011 000 0
[x2]浮110111001 010 000 0
（3）[x1]浮011110110 011 000 0
[x2]浮010111001 010 000 0
16．设机器数字长16位写出列种情况表示数范围设机器数采位符号位答案均十进制表示
（1）符号数
（2）原码表示定点数
（3）补码表示定点数
（4）补码表示定点整数
（5）原码表示定点整数
（6）浮点数格式：阶码6位（含1位阶符）尾数10位（含1位数符）分写出正数负数表示范围
（7）浮点数格式（6）机器数采补码规格化形式分写出应正数负数真值范围
解：（1）符号整数：0 —— 216 1：0—— 65535
符号数：0 —— 1 216 ：0 —— 099998
（2）原码定点数：1 + 215——1 215 ：099997 —— 099997
（3）补码定点数： 1——1 215 ：1——099997
（4）补码定点整数：215——215 1 ：32768——32767
（5）原码定点整数：215 + 1——215 1：32767——32767
（6）题意画出该浮点数格式阶码尾数均采原码非规格化数表示时：
负数 111 1111000 000 001 29´231
负数 011 1111111 111 111 （129）´231
负数表示范围：（129）´231 —— 29´231
正数 011 1110111 111 111 （129）´231
正数 111 1110000 000 001 29´231
正数表示范围：29´231 ——（129）´231
（7）机器数采补码规格化形式时考虑隐藏位
负数100 0001011 111 111 21´232
负数011 1111000 000 000 1´231
负数表示范围：1´231 —— 21´232
正数011 1110111 111 111 （129）´231
正数100 0000100 000 000 21´232
正数表示范围：21´232 ——（129）´231
17 设机器数字长8位（包括位符号位）列机器数进行算术左移位两位算术右移位两位讨结果否正确
[x1]原0001 1010[y1]补0101 0100[z1]反1010 1111
[x2]原1110 1000[y2]补1110 1000[z2]反1110 1000
[x3]原1001 1001[y3]补1001 1001[z3]反1001 1001
解：算术左移位：
[x1]原0011 0100正确
[x2]原1101 0000溢出（丢1）出错
[x3]原1011 0010正确
[y1]补0010 1000溢出（丢1）出错
[y2]补1101 0000正确
[y3]补1011 0010溢出（丢0）出错
[z1]反1101 1111溢出（丢0）出错
[z2]反1101 0001正确
[z3]反1011 0011溢出（丢0）出错
算术左移两位：
[x1]原0110 1000正确
[x2]原1010 0000溢出（丢11）出错
[x3]原1110 0100正确
[y1]补0101 0000溢出（丢10）出错
[y2]补1010 0000正确
[y3]补1110 0100溢出（丢00）出错
[z1]反1011 1111溢出（丢01）出错
[z2]反1010 0011正确
[z3]反1110 0111溢出（丢00）出错
算术右移位：
[x1]原0000 1101正确
[x2]原1011 0100正确
[x3]原1000 1100(1)丢1产生误差
[y1]补0010 1010正确
[y2]补1111 0100正确
[y3]补1100 1100(1)丢1产生误差
[z1]反1101 0111正确
[z2]反1111 0100(0)丢0产生误差
[z3]反1100 1100正确
算术右移两位：
[x1]原0000 0110（10）产生误差
[x2]原1001 1010正确
[x3]原1000 0110（01）产生误差
[y1]补0001 0101正确
[y2]补1111 1010正确
[y3]补1110 0110（01）产生误差
[z1]反1110 1011正确
[z2]反1111 1010（00）产生误差
[z3]反1110 0110（01）产生误差
19 设机器数字长8位（含1位符号位）补码运算规计算列题
（1）A964 B1332求A+B
（2）A1932B17128求AB
（3）A316B932求A+B
（4）A87B53求AB
（5）A115B24求A+B
解：（1）A964 0001 0010B B 1332 0011 0100B
[A]补0001 0010 [B]补1100 1100
[A+B]补 00010010 + 11001100 11011110 ——溢出
A+B 0010 0010B 1764
（2）A1932 0100 1100B B 17128 0001 0001B
[A]补0100 1100 [B]补1110 1111 [B]补0001 0001
[AB]补 01001100 + 00010001 01011101 ——溢出
AB 0101 1101B 93128B
（3）A 316 0001 1000B B932 0010 0100B
[A]补1110 1000 [B]补 0010 0100
[A+B]补 11101000 + 00100100 00001100 —— 溢出
A+B 0000 1100B 332
（4） A 87 101 0111B B53110 101B
[A]补1 010 1001 [B]补0 011 0101 [B]补1 100 1011
[AB]补 1 0101001 + 1 1001011 0 1110100 —— 溢出
（5）A115 111 0011B B 24 11 000B
[A]补0 1110011 [B]补1110 1000
[A+B]补 0 1110011 + 1 1101000 0 1011011——溢出
A+B 101 1011B 91
26机器补码浮点运算步骤计算[x±y]补
（1）x2011× 0101 100y2010×（0011 100）
（2）x2011×（0100 010）y2010×（0011 111）
（3）x2101×（0100 101）y2100×（0001 111)
解：先xy转换成机器数形式：
（1）x2011× 0101 100y2010×（0011 100）
[x]补11010101 100 [y]补11101100 100
[Ex]补1101 [y]补1110 [Mx]补0101 100 [My]补1100 100
1）阶：
[DE]补[Ex]补+[Ey]补 11101+ 0001011111 < 0
应ExEy齐：[Ex]补+111101+0000111110 [Ey]补
[x]补11100010 110
2）尾数运算：
[Mx]补+[My]补 0010 110 + 11100 10011111010
[Mx]补+[My]补0010 110 + 00011100 00110 010
3）结果规格化：
[x+y]补1111011111 010 1101111010 000 （尾数左规3次阶码减3）
[xy]补1111000110 010 已规格化数
4）舍入：
5）溢出：
：x+y2101×（0110 000）
xy 2010×0110 010
（2）x2011×（0100010）y2010×（0011111）
[x]补11011011 110 [y]补11101100 001
1） 阶：程(1)1）
[x]补11101101 111
2）尾数运算：
[Mx]补+[My]补 11101111 + 11 100001 11010000
[Mx]补+[My]补 11101111 + 00011111 00001110
3）结果规格化：
[x+y]补1111011010 000已规格化数
[xy]补1111000001 110 1110000111000 （尾数左规2次阶码减2）
4）舍入：
5）溢出：
：x+y2010×（0110 000）
xy 2100×0111 000
（3）x2101×（0100 101）y2100×（0001 111）
[x]补01011011 011 [y]补01001110 001
1）阶：
[DE]补00101+1110000001 >0应EyEx齐：
[Ey]补+100100+0000100101[Ex]补
[y]补01011111 000（1）
2）尾数运算：
[Mx]补+[My]补 11011011+ 11111000（1） 11010011（1）
[Mx]补+[My]补 11011011+ 00000111（1） 11100010（1）
2） 结果规格化：
[x+y]补0010111010 011（1）已规格化数
[xy]补0010111100 010（1）0010011000 101 （尾数左规1次阶码减1）
4）舍入：
[x+y]补0010111010 011（舍）
[xy]补 变
5）溢出：
：x+y2101×（0101 101）
xy 2100×（0111 011）
32 设机器字长16位分44445533分组
（1）画出两种分组方案单重分组行进位链框图较种方案运算速度快
（2）画出两种分组方案双重分组行进位链框图两种方案进行较
（3）7418174182画出单重双重分组行进位链框图
解：（1）4—4—4—4分组16位单重分组行进位链框图见教材286页图622
5—5—3—3分组16位单重分组行进位链框图：
（2）4—4—4—4分组16位双重分组行进位链框图见教材289页图626
5—5—3—3分组16位双重分组行进位链框图：
5—5—3—3分组进位时间25ty´375ty
4—4—4—4分组进位时间25ty´375ty
见两种分组方案长加法时间相
结：双重分组行进位长进位时间组数级数关组位数关
（3）单重分组16位行加法器逻辑图（正逻辑）：
注意： 1）74181芯片正负逻辑引脚表示方法
2）强调性5533分组时考虑扇入影响
3）181芯片高低两进位输入输出端组进位引脚
4）1814位片法5533分组4444分组
5）单重分组跳跃进位181182定双重分组跳跃进位
6）单重分组跳跃进位行进位串行进位技术结合双重分组跳跃进位二级行进位技术特注意位数较少时双重分组跳跃进位采全先行进位技术实现位数较时采双重分组跳跃进位串行进位技术结合实现
第 七 章
1 什机器指令？什指令系统？什说指令系统机器功硬件结构间存着密切关系？
答：参考P300
2 什寻址方式？什学寻址方式？
答：参P310
3 什指令字长机器字长存储字长？
答：略
4 零址指令操作数里？？举例说明
答：零址指令操作数ACC隐含约定
址指令中操作数址通常采ACC隐含寻址方式获
5 二址指令言操作数物理址安排什方？举例说明
答：二址指令言操作数物理址安排寄存器指令中存单元等
8 某机指令字长16位操作数址码6位设操作码长度固定指令分零址址二址三种格式零址指令M条址指令N种二址指令种？操作码位数变二址指令允许种？
解：1）采定长操作码时二址指令格式：
OP（4位）
A1（6位）
A2（6位）
设二址指令K种：K24MN
M1（值）N1（值）时二址指令：Kmax161114种
3） 采变长操作码时二址指令格式1）示操作码长度址码数变时K 24 （N26 + M212 ）
（N26 + M212 ）£1时（N26 + M212 取整）K二址指令：Kmax16115种（留种编码作扩展标志）
9 试较间接寻址寄存器间接寻址
答：略
10 试较基址寻址变址寻址
略
11 画出先变址间址先间址变址寻址程示意图
解：1）先变址间址寻址程简单示意：
EA[(IX)+A]IX®(IX)+1
2）先间址变址寻址程简单示意：EA(IX)+(A)IX® (IX)+1
16 某机存容量4M´16位存储字长等指令字长该机指令系统完成108种操作操作码位数固定具直接间接变址基址相立等六种寻址方式试回答：（1）画出址指令格式指出字段作
（2）该指令直接寻址范围
（3）次间址次间址寻址范围
（4）立数范围（十进制表示）
（5）相寻址位移量（十进制表示）
（6）述六种寻址方式指令种执行时间短？种长？什？种便程序浮动？种适合处理数组问题？
（7）修改指令格式指令寻址范围扩4M？
（8）条转移指令转移存位置采取什措施？简说明
解：（1）单字长址指令格式：
OP（7位）
M（3位）
A（6位）
OP操作码字段7位反映108种操作
M寻址方式字段3位反映6种寻址操作
A址码字段16736位
（2）直接寻址范围2664
（3）存储字长16位次间址寻址范围216次间址需存储字高位区否继续间接寻址寻址范围215
（4）立数范围32——31（符号数）0——63（符号数）
（5）相寻址位移量32——31
（6）述六种寻址方式中立数指令直接出立寻址指令执行时间短间接寻址指令执行阶段次访存(次间接寻址两次访存次间接寻址次访存)执行时间长变址寻址变址寄存器容户定程序执行程中允许户修改形式址始终变变址寻址指令便户编制处理数组问题程序相寻址操作数效址前指令址相差定位移量直接寻址相更利程序浮动
（7）方案：指令寻址范围扩4M需效址22位时单字长址指令格式改双字长图示：
OP（7位）
MOD（3位）
A（高6位）
A（低16位）
方案二：果采单字长指令（16位）格式指令寻址范围扩4M通段寻址方案实现安排：
硬件设段寄存器DS（16位）存放段址完成指令寻址方式规定寻址操作效址EA（6位）硬件动完成段寻址22位物理址 ：物理址（DS）´26 + EA
注：段寻址方式硬件隐含实现编程指定寻址程完成EA产生硬件动完成户透明
方案三：采单字长指令（16位）格式时通页面寻址方案指令寻址范围扩4M安排：
硬件设页面寄存器PR（16位）存放页面址指令寻址方式中增设页面寻址需指令寻址范围扩4M时编程选择页面寻址方式：EA （PR）‖A （效址页面址拼接6位形式址）样22位效址
（8）条转移指令转移存位置寻址范围须达4M采(7) 方案中双字长址指令格式外配置22位基址寄存器22位变址寄存器EA (BR) + A （BR22位基址寄存器)EA （IX）+ A(IX22位变址寄存器)便访问4M存储空间通16位基址寄存器左移6位形式址A相加达样效果
总采取种方式终实际址应22位
19 某CPU3232位通寄存器设计种容纳64种操作指令系统假设指令字长等机器字长试回答问题：
（1）果存直接间接寻址采寄存器—存储器型指令直接寻址存储空间少？画出指令格式说明字段含义
（2）满足（1）前提果采通寄存器作基址寄存器述寄存器—存储器型指令指令格式特点？画出指令格式指出类指令访问存储空间？
解：（1）采RS型指令指令定二址址格式指令格式：
OP（6位）
R（5位）
I(1位)
A（20位）
操作码字段OP占6位26>64
寄存器编号R占5位25>32
间址位I占1位I0存储器寻址操作数直接寻址I1时间接寻址
形式址A占20位直接寻址220字
（2）采基址寻址指令格式中应出基址寄存器号指定通寄存器作基址寄存器指令格式变：
OP（6位）
源R（5位）
I（1位）
X（1位）
目标R（5位）
A（14位）
增加寻址特征位XX1时目标寄存器R作基址寄存器进行基址寻址
基址寻址访问存储空间：232字
第八章
1 CPU功？画出结构框图简说明部件作
答：参考P328图82
2 什指令周期？指令周期否固定值？什？
解：指令周期指取出执行完条指令需时间
计算机中种指令执行需时间差异提高CPU运行效率步控制机器中指令指令周期长度致说指令周期指令说固定值
3 画出指令周期流程图分析说明图中子周期作
答：参P343图88
4 设CPU列部件：PCIRSPACMARMDRCU
（1）画出完成间接寻址取数指令LDA@X（存某址单元X容取AC中）数流（取指令开始）
（2）画出中断周期数流
解：CPU中数流采数通路结构直接相关数通路中数流样常数通路结构方式直接连线单总线双总线三总线等形式目前采总线结构直接连线方式仅适结构特简单机器中
简单起见题采单总线题中部件连接起框图：
¯ （1）LDA@X指令周期数流程图：
（2）中断周期流程图：
注：解道题两素首先根部件设计数通路确定信息流动载体次选择描述数流方法采什样表达方式关键清楚反映数通路流动序强调流字较表达方式流程图形式
5 中断周期前什阶段？中断周期什阶段？中断周期CPU应完成什操作？
答：中断周期前执行周期中断周期取指周期中断周期CPU应完成保存断点中断量送PC关中断等工作
7 什系统行性？粗粒度行细粒度行区？
答：谓行性包含时性发性时性指两两事件时刻发生发性指两事件时间段发生时刻时间段完成两两性质相性质功时间存相互重叠存行性
行性分粗粒度行细粒度行两类粗粒度行指处理机分运行进程台处理机合作完成程序般算法实现细粒度行指处理机指令级操作级行性
8 什指令流水？画出指令二级流水四级流水示意图中更提高处理机速度什？
答：指令流水指条指令执行程分n操作时间致相等阶段阶段独立功部件完成样n部件时执行n条指令阶段提高CPU吞吐率
指令二级流水四级流水示意图：
四级流水更提高处理机速度分析：
假设IFIDEXWR阶段耗时t连续执行n条指令
采二级流水线时耗时：4t+(n1)2t(2n+2)t
采四级流水线时耗时：4t+(n1)t(n+3)t
n>1时n+3<2n+2见四级流水线耗时二级流水线耗时短更提高处理机速度
17 中断系统中INTRINTEINT三触发器作？
解：INTR——中断请求触发器登记中断源发出机性中断请求信号便CPU查询中断中断排队判优线路提供稳定中断请求信号
EINT——中断允许触发器CPU中中断总开关EINT1时表示允许中断（开中断）EINT0时表示禁止中断（关中断）状态开关中断等指令设置
INT——中断标记触发器控制器时序系统中周期状态分配电路部分表示中断周期标记INT1时进入中断周期执行中断隐指令操作
24 现ABCD四中断源优先级高低ABCD序排列中断服务程序执行时间20µs请根图示时间轴出中断源请求中断时刻画出CPU执行程序轨迹
解：ABCD响优先级处理优先级CPU执行程序轨迹图：
25 某机五中断源L0L1L2 L3L4中断响应优先次序高低排序L0® L1®L2®L3®L4根示格式现求中断处理次序改L1®L4®L2®L0®L3根面格式写出中断源屏蔽字
解：中断源屏蔽状态见表：
中断源
屏蔽字
0
1
2
3
4
I0
1
0
0
1
0
I1
1
1
1
1
1
I2
1
0
1
1
0
I3
0
0
0
1
0
I4
1
0
1
1
1
表中：设屏蔽位1表示屏蔽屏蔽位0表示中断开放
26 设某机配ABC三台设备优先序A®B®C降序排列改变中断处理次序中断屏蔽字设置：
设备
屏蔽字
A
111
B
010
C
011
请图示时间轴出设备请求中断时刻画出CPU执行程序轨迹设ABC中断服务程序执行时间均20m s
解：ABC设备响应优先级A高B次C低处理优先级A高C次B低CPU执行程序轨迹图：
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1 什计算机系统计算机硬件计算机软件？硬件软件更重？
解：P3
计算机系统：计算机硬件系统软件系统组成综合体
计算机硬件：指计算机中电子线路物理装置
计算机软件：计算机运行需程序相关资料
硬件软件计算机系统中相互存缺样重
5 冯•诺曼计算机特点什？
解：冯•诺曼计算机特点：P8
l 计算机运算器控制器存储器输入设备输出设备五部件组成
l 指令数等位存放存储器址访问
l 指令数均二进制表示
l 指令操作码址码两部分组成操作码表示操作性质址码表示操作数存储器中位置
l 指令存储器中序存放通常动序取出执行
l 机器运算器中心（原始冯•诺曼机）
7 解释列概念：
机CPU存存储单元存储元件存储基元存储元存储字存储字长存储容量机器字长指令字长
解：P910
机：计算机硬件体部分CPU存储器MM合成机
CPU：中央处理器计算机硬件核心部件运算器控制器组成（早期运算器控制器芯片现CPU含运算器控制器外集成CACHE）
存：计算机中存放正运行程序数存储器计算机工作存储器机存取存储体种逻辑部件控制电路组成
存储单元：存放机器字具特定存储址存储单位
存储元件：存储位二进制信息物理元件存储器中存储单位存储基元存储元单独存取
存储字：存储单元存二进制代码逻辑单位
存储字长：存储单元存二进制代码位数
存储容量：存储器中存二进制代码总量（通常辅存容量分开描述）
机器字长：指CPU次处理二进制数位数通常CPU寄存器位数关
指令字长：条指令二进制代码位数
8 解释列英文缩写中文含义：
CPUPCIRCUALUACCMQXMARMDRIOMIPSCPIFLOPS
解：全面回答应分英文全称中文名功三部分
CPU：Central Processing Unit中央处理机（器）计算机硬件核心部件运算器控制器组成
PC：Program Counter程序计数器功存放前欲执行指令址动计数形成条指令址
IR：Instruction Register指令寄存器功存放前正执行指令
CU：Control Unit控制单元（部件）控制器核心部件功产生微操作命令序列
ALU：Arithmetic Logic Unit算术逻辑运算单元运算器核心部件功进行算术逻辑运算
ACC：Accumulator累加器运算器中存放运算前操作数存放运算结果寄存器
MQ：MultiplierQuotient Register商寄存器法运算时存放数法时存放商寄存器
X：字母没专指缩写含义作部件名表示操作数寄存器运算器中工作寄存器存放操作数
MAR：Memory Address Register存储器址寄存器存中存放欲访问存储单元址
MDR：Memory Data Register存储器数缓寄存器存中存放某单元读出写入某存储单元数
IO：InputOutput equipment输入输出设备输入设备输出设备总称计算机部外界信息转换传送
MIPS：Million Instruction Per Second秒执行百万条指令数计算机运算速度指标种计量单位
9 画出机框图分存数指令STA M加法指令ADD M（M均存址）例图中序标出完成该指令（包括取指令阶段）信息流程（→①）假设存容量256M*32位指令字长存储字长机器字长相等条件指出图中寄存器位数
解：机框图P13图111示
（1）STA M指令：PC→MARMAR→MMMM→MDRMDR→IR
OP(IR) →CUAd(IR) →MARACC→MDRMAR→MMWR
（2）ADD M指令：PC→MARMAR→MMMM→MDRMDR→IR
OP(IR) →CUAd(IR) →MARRDMM→MDRMDR→XADDALU→ACCACC→MDRWR
假设存容量256M*32位指令字长存储字长机器字长相等条件ACCXIRMDR寄存器均32位PCMAR寄存器均28位
10 指令数存存储器中计算机区分？
解：计算机区分指令数2种方法：
l 通时间段区分指令数取指令阶段（取指微程序）取出指令执行指令阶段（相应微程序）取出数
l 通址源区分PC提供存储单元址取出指令指令址码部分提供存储单元址取出操作数
第2章 计算机发展应
1 通常计算机更新换代什？
答：P22
组成计算机基电路元器件电子晶体集成电路等
2 举例说明专计算机通计算机区
答：计算机效率速度价格运行济性实性计算机划分通计算机专计算机通计算机适应性强牺牲效率速度济性专计算机效济快计算机适应性差例电脑计算器
3 什摩尔定律？该定律否永远生效？什？
答：P23否P36
第3章 系统总线
1 什总线？总线传输特点？减轻总线负载总线部件应具备什特点？
答：P41总线部件享传输部件
总线传输特点：某时刻路信息总线传输分时
减轻总线负载总线部件应通三态驱动缓电路总线连通
4 什设置总线判优控制？常见集中式总线控制种？特点？种方式响应时间快？种方式电路障敏感？
答：总线判优控制解决部件时申请总线时权分配问题
常见集中式总线控制三种：链式查询计数器定时查询独立请求
特点：链式查询方式连线简单易扩充电路障敏感计数器定时查询方式优先级设置较灵活障敏感连线控制程较复杂独立请求方式速度快硬件器件量连线成较高
5 解释列概念：总线宽度总线带宽总线复总线设备（模块）总线设备（模块）总线传输周期总线通信控制
答：P46
总线宽度：通常指数总线根数
总线带宽：总线数传输率指单位时间总线传输数位数
总线复：指条信号线分时传输信号
总线设备（模块）：指次总线传输期间拥总线控制权设备（模块）
总线设备（模块）：指次总线传输期间配合设备完成数传输设备（模块）动接受设备发命令
总线传输周期：指总线完成次完整传输需时间
总线通信控制：指总线传送程中双方时间配合方式
6 试较步通信异步通信
答：步通信：指统时钟控制通信控制方式简单灵活性差系统中部件工作速度差异较时总线工作效率明显降适合速度差场合
异步通信：指没统时钟控制通信部件间采应答方式进行联系控制方式较步复杂灵活性高系统中部件工作速度差异较时利提高总线工作效率
8 什说半步通信时保留步通信异步通信特点？
答：半步通信步通信样统时钟控制异步通信样允许传输时间致工作效率介两者间
10 什设置总线标准？知道目前流行总线标准？什plug and play？总线特点？
答：总线标准设置解决厂家类模块化产品兼容问题
目前流行总线标准：ISAEISAPCI等
plug and play：插EISAPCI等具功
11 画具双传输功总线逻辑图
答：总线两端分配置三态门总线具双传输功
12 设数总线接ABCD四寄存器求选合适74系列芯片完成列逻辑设计：
（1） 设计电路时间实现D→AD→BD→C寄存器间传送
（2） 设计电路实现列操作：
T0时刻完成D→总线
T1时刻完成总线→A
T2时刻完成A→总线
T3时刻完成总线→B
解：（1）T开三态门 D寄存器中容送总线buscp脉时总线数入 ABC寄存器中 Tcp时间关系图（1）示
图（1）
（2）三态门1受T0＋T1控制确保T0时刻D→总线T1时刻总线→接收门1→A三态门2受T2＋T3控制确保T2时刻A→总线T3时刻总线→接收门2→BT0T1T2T3波形图图（2）示
图(2)
第 四 章
3 存储器层次结构体现什方？什分层次？计算机理层次？
答：存储器层次结构体现Cache存存辅存两存储层次
Cache存层次存储系统中CPU访存起加速作整体运行效果分析CPU访存速度加快接Cache速度寻址空间位价接存
存辅存层次存储系统中起扩容作程序员角度存储器容量位价接辅存速度接存
综合述两存储层次作整存储系统达速度快容量位价低优化效果
存CACHE间信息调度功全部硬件动完成存辅存层次调度目前广泛采虚拟存储技术实现存辅存部分通软硬结合技术组成虚拟存储器程序员存实际空间（物理址空间）虚拟址空间（逻辑址空间）编程程序运行时软硬件动配合完成虚拟址空间存实际物理空间转换两层次调度转换操作程序员说透明
4 说明存取周期存取时间区
解：存取周期存取时间区：存取时间仅完成次操作时间存取周期仅包含操作时间包含操作线路恢复时间：
存取周期 存取时间 + 恢复时间
5 什存储器带宽？存储器数总线宽度32位存取周期200ns存储器带宽少？
解：存储器带宽指单位时间存储器进出信息数量
存储器带宽 1200ns ×32位 160M位秒 20MB秒 5M字秒
注意：字长32位16位（注：1ns109s）
6 某机字长32位存储容量64KB字编址寻址范围少？存字节编址试画出存字址字节址分配情况
解：存储容量64KB时字节编址寻址范围64K字编址寻址范围：
64K （328） 16K
存字址字节址分配情况：（略）
7 容量16K×32位存储器址线数线总少？选列规格存储芯片时需少片？
1K×4位2K×8位4K×4位16K×1位4K×8位8K×8位
解：址线数线总 14 + 32 46根
选择芯片时需片数：
1K×4：（16K×32） （1K×4） 16×8 128片
2K×8：（16K×32） （2K×8） 8×4 32片
4K×4：（16K×32） （4K×4） 4×8 32片
16K×1：（16K×32） （16K×1） 1×32 32片
4K×8：（16K×32） （4K×8） 4×4 16片
8K×8：（16K×32） （8K×8） 2×4 8片
8 试较静态RAM动态RAM
答：略（参课件）
9 什刷新？什刷新？说明刷新种方法
解：刷新：DRAM定期进行全部重写程
刷新原：电容泄漏引起DRAM存信息衰减需时补充安排定期刷新操作
常刷新方法三种：集中式分散式异步式
集中式：刷新间隔时间集中安排段时间进行刷新存CPU访存死时间
分散式：读写周期插入刷新周期CPU访存死时间
异步式：集中式分散式折衷
10 半导体存储器芯片译码驱动方式种？
解：半导体存储器芯片译码驱动方式两种：线选法重合法
线选法：址译码信号选中字位结构简单费器材
重合法：址分行列两部分译码行列译码线交叉点选单元种方法通行列译码信号重合选址称矩阵译码节省器材量常译码驱动方式
11 8K×8位动态RAM芯片部结构排列成256×256形式存取周期01μs试问采集中刷新分散刷新异步刷新三种方式刷新间隔少？
解：采分散刷新方式刷新间隔2ms中刷新死时间：256×01μs256μs
采分散刷新方式刷新间隔：256×（01μs+×01μs）512μs
采异步刷新方式刷新间隔2ms
12 画出1024×4位存储芯片组成容量64K×8位存储器逻辑框图求64K分成4页面页面分16组指出需少片存储芯片
解：设采SRAM芯片：
总片数 （64K×8位） （1024×4位） 64×2 128片
题意分析：题设计存储器结构分总体页面组三级画图时应分三级画首先应确定级容量：
页面容量 总容量 页面数 64K×8 4 16K×8位4片16K×8字串联成64K×8位
组容量 页面容量 组数 16K×8位 16 1K×8位16片1K×8位字串联成16K×8位
组片数 组容量 片容量 1K×8位 1K×4位 2片两片1K×4位芯片位联成1K×8位
存储器逻辑框图：（略）
13 设64K×8位RAM芯片试问该芯片少基单元电路（简称存储基元）？欲设计种具述样存储基元芯片求芯片字长选择应满足址线数线总试确定种芯片址线数线说明种解答
解：存储基元总数 64K×8位 512K位 219位
思路：满足址线数线总应量存储元安排字址位数字数成2幂关系较压缩线数
解：设址线根数a数线根数b片容量：2a×b 219b 219a
a 19b 1总 19+1 20
a 18b 2总 18+2 20
a 17b 4总 17+4 21
a 16b 8总 16+8 24
…… ……
出：片字数越少片字长越长引脚数越片字数减1片位数均2幂变化
结：果满足址线数线总种芯片引脚分配方案两种：址线 19根数线 1根址线 18根数线 2根
14 某8位微型机址码18位4K×4位RAM芯片组成模块板结构存储器试问：
（1）该机允许存空间少？
（2）模块板32K×8位需模块板？
（3）模块板片RAM芯片？
（4）少片RAM？
（5）CPU选择模块板？
解：（1）该机允许存空间：218 × 8位 256K×8位 256KB
（2）模块板总数 256K×8 32K×8 8块
（3）板片数 32K×8位 4K×4位 8×2 16片
（4）总片数 16片×8 128片
（5）CPU通高3位址译码输出选择模板次高3位址译码输出选择芯片址格式分配：
15 设CPU16根址线8根数线（低电效）作访存控制信号作读写命令信号（高电读低电写）现列存储芯片：ROM（2K×8位4K×4位8K×8位）RAM（1K×4位2K×8位4K×8位）74138译码器门电路（门电路定）试述规格中选合适芯片画出CPU存储芯片连接图求：
（1）4K址系统程序区4096~16383址范围户程序区
（2）指出选存储芯片类型数量
（3）详细画出片选逻辑
解：（1）址空间分配图：
系统程序区（ROM4KB）：0000H0FFFH
户程序区（RAM12KB）：1000HFFFFH
（2）选片：ROM：选择4K×4位芯片2片位联
RAM：选择4K×8位芯片3片字串联(RAM1址范围1000H1FFFHRAM2址范围2000H2FFFH RAM3址范围3000H3FFFH)
（3）芯片二进制址分配：
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
ROM12
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
RAM1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
RAM2
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
RAM3
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
CPU存储器连接逻辑图片选逻辑图(3)示：
图（3）
16 CPU假设题现8片8K×8位RAM芯片CPU相连试回答：
（1）74138译码器画出CPU存储芯片连接图
（2）写出片RAM址范围
（3）果运行时发现片RAM写入数A000H起始址存储芯片相数分析障原
（4）根（1）连接图出现址线A13CPU断线搭接高电出现什果？
解：（1）CPU存储器芯片连接逻辑图：
（2）址空间分配图：
RAM00000H1FFFH
RAM12000H3FFFH
RAM24000H5FFFH
RAM36000H7FFFH
RAM48000H9FFFH
RAM5A000HBFFFH
RAM6C000HDFFFH
RAM7E000HFFFFH
（3）果运行时发现片RAM写入数A000H起始址存储芯片(RAM5)相数根障原：该存储芯片片选输入端总处低电假设芯片译码器身情况：
1）该片CS端WE端错连短路
2）该片CS端CPUMREQ端错连短路
3）该片CS端线错连短路
（4）果址线A13CPU断线搭接高电会出现A13恒1情况时存储器寻址A131址空间(奇数片)A130半址空间（偶数片）永远访问A130址空间（偶数片）进行访问错误访问A131应空间(奇数片)中
17 写出1100110111101111应汉明码
解：效信息均n4位假设效信息b4b3b2b1表示
校验位位数k3位（2k>n+k+1）
设校验位分c1c2c3汉明码4+37位：c1c2b4c3b3b2b1
校验位汉明码中分处第124位
c1b4⊕b3⊕b1
c2b4⊕b2⊕b1
c3b3⊕b2⊕b1
效信息1100时c3c2c1011汉明码1110100
效信息1101时c3c2c1100汉明码0011101
效信息1110时c3c2c1101汉明码1011110
效信息1111时c3c2c1010汉明码0110111
18 已知收汉明码（配偶原配置）1100100110011111000001100001检查述代码否出错？第位出错？
解：假设接收汉明码：c1’c2’b4’c3’b3’b2’b1’
纠错程：
P1c1’⊕b4’⊕b3’⊕b1’
P2c2’⊕b4’⊕b2’⊕b1’
P3c3’⊕b3’⊕b2’⊕b1’
果收汉明码1100100p3p2p1011说明代码错第3位（b4’）出错效信息：1100
果收汉明码1100111p3p2p1111说明代码错第7位（b1’）出错效信息：0110
果收汉明码1100000p3p2p1110说明代码错第6位（b2’）出错效信息：0010
果收汉明码1100001p3p2p1001说明代码错第1位（c1’）出错效信息：0001
22 某机字长16位常规存储空间64K字想改高速存储芯片访存速度提高8倍采取什措施？画图说明
解：想改高速存储芯片访存速度提高8倍采取八体交叉存取技术8体交叉访问时序图：
18 什程序访问局部性？存储系统中级采程序访问局部性原理？
解：程序运行局部性原理指：段时间访问程序数次访问空间访问程序数集中片存储区访问序指令序执行转移执行性 (约 51 )存储系统中Cache—存层次采程序访问局部性原理
25 Cache做CPU芯片什处？指令Cache数Cache分开什处？
答：Cache做CPU芯片面处：
1）提高外部总线利率CacheCPU芯片CPU访问Cache时必占外部总线
2）Cache占外部总线意味着外部总线更支持IO设备存信息传输增强系统整体效率
3）提高存取速度CacheCPU间数通路缩短存取速度提高
指令Cache数Cache分开处：
1）支持超前控制流水线控制利类控制方式指令预取操作完成
2）指令CacheROM实现提高指令存取性
3）数Cache数类型支持更灵活支持整数（例32位）支持浮点数（64位）
补充：
Cache结构改进第三措施分级实现二级缓存结构片Cache（L1）存间设片外Cache（L2）片外缓存弥补片缓存容量够缺点存片缓存间起滑速度差作加速片缓存调入调出速度
30 组相连映射CACHE64块组成组包含4块存包含4096块块128字组成访存址字址试问存高速存储器址位？画出存址格式
解：cache组数：64416 Cache容量：64*128213字cache址13位
存分409616256区区16块
存容量：4096*128219字存址19位址格式：
存字块标记（8位）
组址（4位）
字块址（7位）
第 六 章
12 设浮点数格式：阶码5位（含1位阶符）尾数11位（含1位数符）写出51128271024应机器数求：
（1）阶码尾数均原码
（2）阶码尾数均补码
（3）阶码移码尾数补码
解：题意画出该浮点数格式：
阶符1位
阶码4位
数符1位
尾数10位
十进制数转换二进制：x1 51128 00110011B 21 * 0110 011B
x2 271024 00000011011B 25*(011011B）
数浮点规格化数：
（1）[x1]浮100010110 011 000 0
[x2]浮101011110 110 000 0
（2）[x1]浮111110110 011 000 0
[x2]浮110111001 010 000 0
（3）[x1]浮011110110 011 000 0
[x2]浮010111001 010 000 0
16．设机器数字长16位写出列种情况表示数范围设机器数采位符号位答案均十进制表示
（1）符号数
（2）原码表示定点数
（3）补码表示定点数
（4）补码表示定点整数
（5）原码表示定点整数
（6）浮点数格式：阶码6位（含1位阶符）尾数10位（含1位数符）分写出正数负数表示范围
（7）浮点数格式（6）机器数采补码规格化形式分写出应正数负数真值范围
解：（1）符号整数：0 —— 216 1：0—— 65535
符号数：0 —— 1 216 ：0 —— 099998
（2）原码定点数：1 + 215——1 215 ：099997 —— 099997
（3）补码定点数： 1——1 215 ：1——099997
（4）补码定点整数：215——215 1 ：32768——32767
（5）原码定点整数：215 + 1——215 1：32767——32767
（6）题意画出该浮点数格式阶码尾数均采原码非规格化数表示时：
负数 111 1111000 000 001 29´231
负数 011 1111111 111 111 （129）´231
负数表示范围：（129）´231 —— 29´231
正数 011 1110111 111 111 （129）´231
正数 111 1110000 000 001 29´231
正数表示范围：29´231 ——（129）´231
（7）机器数采补码规格化形式时考虑隐藏位
负数100 0001011 111 111 21´232
负数011 1111000 000 000 1´231
负数表示范围：1´231 —— 21´232
正数011 1110111 111 111 （129）´231
正数100 0000100 000 000 21´232
正数表示范围：21´232 ——（129）´231
17 设机器数字长8位（包括位符号位）列机器数进行算术左移位两位算术右移位两位讨结果否正确
[x1]原0001 1010[y1]补0101 0100[z1]反1010 1111
[x2]原1110 1000[y2]补1110 1000[z2]反1110 1000
[x3]原1001 1001[y3]补1001 1001[z3]反1001 1001
解：算术左移位：
[x1]原0011 0100正确
[x2]原1101 0000溢出（丢1）出错
[x3]原1011 0010正确
[y1]补0010 1000溢出（丢1）出错
[y2]补1101 0000正确
[y3]补1011 0010溢出（丢0）出错
[z1]反1101 1111溢出（丢0）出错
[z2]反1101 0001正确
[z3]反1011 0011溢出（丢0）出错
算术左移两位：
[x1]原0110 1000正确
[x2]原1010 0000溢出（丢11）出错
[x3]原1110 0100正确
[y1]补0101 0000溢出（丢10）出错
[y2]补1010 0000正确
[y3]补1110 0100溢出（丢00）出错
[z1]反1011 1111溢出（丢01）出错
[z2]反1010 0011正确
[z3]反1110 0111溢出（丢00）出错
算术右移位：
[x1]原0000 1101正确
[x2]原1011 0100正确
[x3]原1000 1100(1)丢1产生误差
[y1]补0010 1010正确
[y2]补1111 0100正确
[y3]补1100 1100(1)丢1产生误差
[z1]反1101 0111正确
[z2]反1111 0100(0)丢0产生误差
[z3]反1100 1100正确
算术右移两位：
[x1]原0000 0110（10）产生误差
[x2]原1001 1010正确
[x3]原1000 0110（01）产生误差
[y1]补0001 0101正确
[y2]补1111 1010正确
[y3]补1110 0110（01）产生误差
[z1]反1110 1011正确
[z2]反1111 1010（00）产生误差
[z3]反1110 0110（01）产生误差
19 设机器数字长8位（含1位符号位）补码运算规计算列题
（1）A964 B1332求A+B
（2）A1932B17128求AB
（3）A316B932求A+B
（4）A87B53求AB
（5）A115B24求A+B
解：（1）A964 0001 0010B B 1332 0011 0100B
[A]补0001 0010 [B]补1100 1100
[A+B]补 00010010 + 11001100 11011110 ——溢出
A+B 0010 0010B 1764
（2）A1932 0100 1100B B 17128 0001 0001B
[A]补0100 1100 [B]补1110 1111 [B]补0001 0001
[AB]补 01001100 + 00010001 01011101 ——溢出
AB 0101 1101B 93128B
（3）A 316 0001 1000B B932 0010 0100B
[A]补1110 1000 [B]补 0010 0100
[A+B]补 11101000 + 00100100 00001100 —— 溢出
A+B 0000 1100B 332
（4） A 87 101 0111B B53110 101B
[A]补1 010 1001 [B]补0 011 0101 [B]补1 100 1011
[AB]补 1 0101001 + 1 1001011 0 1110100 —— 溢出
（5）A115 111 0011B B 24 11 000B
[A]补0 1110011 [B]补1110 1000
[A+B]补 0 1110011 + 1 1101000 0 1011011——溢出
A+B 101 1011B 91
26机器补码浮点运算步骤计算[x±y]补
（1）x2011× 0101 100y2010×（0011 100）
（2）x2011×（0100 010）y2010×（0011 111）
（3）x2101×（0100 101）y2100×（0001 111)
解：先xy转换成机器数形式：
（1）x2011× 0101 100y2010×（0011 100）
[x]补11010101 100 [y]补11101100 100
[Ex]补1101 [y]补1110 [Mx]补0101 100 [My]补1100 100
1）阶：
[DE]补[Ex]补+[Ey]补 11101+ 0001011111 < 0
应ExEy齐：[Ex]补+111101+0000111110 [Ey]补
[x]补11100010 110
2）尾数运算：
[Mx]补+[My]补 0010 110 + 11100 10011111010
[Mx]补+[My]补0010 110 + 00011100 00110 010
3）结果规格化：
[x+y]补1111011111 010 1101111010 000 （尾数左规3次阶码减3）
[xy]补1111000110 010 已规格化数
4）舍入：
5）溢出：
：x+y2101×（0110 000）
xy 2010×0110 010
（2）x2011×（0100010）y2010×（0011111）
[x]补11011011 110 [y]补11101100 001
1） 阶：程(1)1）
[x]补11101101 111
2）尾数运算：
[Mx]补+[My]补 11101111 + 11 100001 11010000
[Mx]补+[My]补 11101111 + 00011111 00001110
3）结果规格化：
[x+y]补1111011010 000已规格化数
[xy]补1111000001 110 1110000111000 （尾数左规2次阶码减2）
4）舍入：
5）溢出：
：x+y2010×（0110 000）
xy 2100×0111 000
（3）x2101×（0100 101）y2100×（0001 111）
[x]补01011011 011 [y]补01001110 001
1）阶：
[DE]补00101+1110000001 >0应EyEx齐：
[Ey]补+100100+0000100101[Ex]补
[y]补01011111 000（1）
2）尾数运算：
[Mx]补+[My]补 11011011+ 11111000（1） 11010011（1）
[Mx]补+[My]补 11011011+ 00000111（1） 11100010（1）
2） 结果规格化：
[x+y]补0010111010 011（1）已规格化数
[xy]补0010111100 010（1）0010011000 101 （尾数左规1次阶码减1）
4）舍入：
[x+y]补0010111010 011（舍）
[xy]补 变
5）溢出：
：x+y2101×（0101 101）
xy 2100×（0111 011）
32 设机器字长16位分44445533分组
（1）画出两种分组方案单重分组行进位链框图较种方案运算速度快
（2）画出两种分组方案双重分组行进位链框图两种方案进行较
（3）7418174182画出单重双重分组行进位链框图
解：（1）4—4—4—4分组16位单重分组行进位链框图见教材286页图622
5—5—3—3分组16位单重分组行进位链框图：
（2）4—4—4—4分组16位双重分组行进位链框图见教材289页图626
5—5—3—3分组16位双重分组行进位链框图：
5—5—3—3分组进位时间25ty´375ty
4—4—4—4分组进位时间25ty´375ty
见两种分组方案长加法时间相
结：双重分组行进位长进位时间组数级数关组位数关
（3）单重分组16位行加法器逻辑图（正逻辑）：
注意： 1）74181芯片正负逻辑引脚表示方法
2）强调性5533分组时考虑扇入影响
3）181芯片高低两进位输入输出端组进位引脚
4）1814位片法5533分组4444分组
5）单重分组跳跃进位181182定双重分组跳跃进位
6）单重分组跳跃进位行进位串行进位技术结合双重分组跳跃进位二级行进位技术特注意位数较少时双重分组跳跃进位采全先行进位技术实现位数较时采双重分组跳跃进位串行进位技术结合实现
第 七 章
1 什机器指令？什指令系统？什说指令系统机器功硬件结构间存着密切关系？
答：参考P300
2 什寻址方式？什学寻址方式？
答：参P310
3 什指令字长机器字长存储字长？
答：略
4 零址指令操作数里？？举例说明
答：零址指令操作数ACC隐含约定
址指令中操作数址通常采ACC隐含寻址方式获
5 二址指令言操作数物理址安排什方？举例说明
答：二址指令言操作数物理址安排寄存器指令中存单元等
8 某机指令字长16位操作数址码6位设操作码长度固定指令分零址址二址三种格式零址指令M条址指令N种二址指令种？操作码位数变二址指令允许种？
解：1）采定长操作码时二址指令格式：
OP（4位）
A1（6位）
A2（6位）
设二址指令K种：K24MN
M1（值）N1（值）时二址指令：Kmax161114种
3） 采变长操作码时二址指令格式1）示操作码长度址码数变时K 24 （N26 + M212 ）
（N26 + M212 ）£1时（N26 + M212 取整）K二址指令：Kmax16115种（留种编码作扩展标志）
9 试较间接寻址寄存器间接寻址
答：略
10 试较基址寻址变址寻址
略
11 画出先变址间址先间址变址寻址程示意图
解：1）先变址间址寻址程简单示意：
EA[(IX)+A]IX®(IX)+1
2）先间址变址寻址程简单示意：EA(IX)+(A)IX® (IX)+1
16 某机存容量4M´16位存储字长等指令字长该机指令系统完成108种操作操作码位数固定具直接间接变址基址相立等六种寻址方式试回答：（1）画出址指令格式指出字段作
（2）该指令直接寻址范围
（3）次间址次间址寻址范围
（4）立数范围（十进制表示）
（5）相寻址位移量（十进制表示）
（6）述六种寻址方式指令种执行时间短？种长？什？种便程序浮动？种适合处理数组问题？
（7）修改指令格式指令寻址范围扩4M？
（8）条转移指令转移存位置采取什措施？简说明
解：（1）单字长址指令格式：
OP（7位）
M（3位）
A（6位）
OP操作码字段7位反映108种操作
M寻址方式字段3位反映6种寻址操作
A址码字段16736位
（2）直接寻址范围2664
（3）存储字长16位次间址寻址范围216次间址需存储字高位区否继续间接寻址寻址范围215
（4）立数范围32——31（符号数）0——63（符号数）
（5）相寻址位移量32——31
（6）述六种寻址方式中立数指令直接出立寻址指令执行时间短间接寻址指令执行阶段次访存(次间接寻址两次访存次间接寻址次访存)执行时间长变址寻址变址寄存器容户定程序执行程中允许户修改形式址始终变变址寻址指令便户编制处理数组问题程序相寻址操作数效址前指令址相差定位移量直接寻址相更利程序浮动
（7）方案：指令寻址范围扩4M需效址22位时单字长址指令格式改双字长图示：
OP（7位）
MOD（3位）
A（高6位）
A（低16位）
方案二：果采单字长指令（16位）格式指令寻址范围扩4M通段寻址方案实现安排：
硬件设段寄存器DS（16位）存放段址完成指令寻址方式规定寻址操作效址EA（6位）硬件动完成段寻址22位物理址 ：物理址（DS）´26 + EA
注：段寻址方式硬件隐含实现编程指定寻址程完成EA产生硬件动完成户透明
方案三：采单字长指令（16位）格式时通页面寻址方案指令寻址范围扩4M安排：
硬件设页面寄存器PR（16位）存放页面址指令寻址方式中增设页面寻址需指令寻址范围扩4M时编程选择页面寻址方式：EA （PR）‖A （效址页面址拼接6位形式址）样22位效址
（8）条转移指令转移存位置寻址范围须达4M采(7) 方案中双字长址指令格式外配置22位基址寄存器22位变址寄存器EA (BR) + A （BR22位基址寄存器)EA （IX）+ A(IX22位变址寄存器)便访问4M存储空间通16位基址寄存器左移6位形式址A相加达样效果
总采取种方式终实际址应22位
19 某CPU3232位通寄存器设计种容纳64种操作指令系统假设指令字长等机器字长试回答问题：
（1）果存直接间接寻址采寄存器—存储器型指令直接寻址存储空间少？画出指令格式说明字段含义
（2）满足（1）前提果采通寄存器作基址寄存器述寄存器—存储器型指令指令格式特点？画出指令格式指出类指令访问存储空间？
解：（1）采RS型指令指令定二址址格式指令格式：
OP（6位）
R（5位）
I(1位)
A（20位）
操作码字段OP占6位26>64
寄存器编号R占5位25>32
间址位I占1位I0存储器寻址操作数直接寻址I1时间接寻址
形式址A占20位直接寻址220字
（2）采基址寻址指令格式中应出基址寄存器号指定通寄存器作基址寄存器指令格式变：
OP（6位）
源R（5位）
I（1位）
X（1位）
目标R（5位）
A（14位）
增加寻址特征位XX1时目标寄存器R作基址寄存器进行基址寻址
基址寻址访问存储空间：232字
第八章
1 CPU功？画出结构框图简说明部件作
答：参考P328图82
2 什指令周期？指令周期否固定值？什？
解：指令周期指取出执行完条指令需时间
计算机中种指令执行需时间差异提高CPU运行效率步控制机器中指令指令周期长度致说指令周期指令说固定值
3 画出指令周期流程图分析说明图中子周期作
答：参P343图88
4 设CPU列部件：PCIRSPACMARMDRCU
（1）画出完成间接寻址取数指令LDA@X（存某址单元X容取AC中）数流（取指令开始）
（2）画出中断周期数流
解：CPU中数流采数通路结构直接相关数通路中数流样常数通路结构方式直接连线单总线双总线三总线等形式目前采总线结构直接连线方式仅适结构特简单机器中
简单起见题采单总线题中部件连接起框图：
¯ （1）LDA@X指令周期数流程图：
（2）中断周期流程图：
注：解道题两素首先根部件设计数通路确定信息流动载体次选择描述数流方法采什样表达方式关键清楚反映数通路流动序强调流字较表达方式流程图形式
5 中断周期前什阶段？中断周期什阶段？中断周期CPU应完成什操作？
答：中断周期前执行周期中断周期取指周期中断周期CPU应完成保存断点中断量送PC关中断等工作
7 什系统行性？粗粒度行细粒度行区？
答：谓行性包含时性发性时性指两两事件时刻发生发性指两事件时间段发生时刻时间段完成两两性质相性质功时间存相互重叠存行性
行性分粗粒度行细粒度行两类粗粒度行指处理机分运行进程台处理机合作完成程序般算法实现细粒度行指处理机指令级操作级行性
8 什指令流水？画出指令二级流水四级流水示意图中更提高处理机速度什？
答：指令流水指条指令执行程分n操作时间致相等阶段阶段独立功部件完成样n部件时执行n条指令阶段提高CPU吞吐率
指令二级流水四级流水示意图：
四级流水更提高处理机速度分析：
假设IFIDEXWR阶段耗时t连续执行n条指令
采二级流水线时耗时：4t+(n1)2t(2n+2)t
采四级流水线时耗时：4t+(n1)t(n+3)t
n>1时n+3<2n+2见四级流水线耗时二级流水线耗时短更提高处理机速度
17 中断系统中INTRINTEINT三触发器作？
解：INTR——中断请求触发器登记中断源发出机性中断请求信号便CPU查询中断中断排队判优线路提供稳定中断请求信号
EINT——中断允许触发器CPU中中断总开关EINT1时表示允许中断（开中断）EINT0时表示禁止中断（关中断）状态开关中断等指令设置
INT——中断标记触发器控制器时序系统中周期状态分配电路部分表示中断周期标记INT1时进入中断周期执行中断隐指令操作
24 现ABCD四中断源优先级高低ABCD序排列中断服务程序执行时间20µs请根图示时间轴出中断源请求中断时刻画出CPU执行程序轨迹
解：ABCD响优先级处理优先级CPU执行程序轨迹图：
25 某机五中断源L0L1L2 L3L4中断响应优先次序高低排序L0® L1®L2®L3®L4根示格式现求中断处理次序改L1®L4®L2®L0®L3根面格式写出中断源屏蔽字
解：中断源屏蔽状态见表：
中断源
屏蔽字
0
1
2
3
4
I0
1
0
0
1
0
I1
1
1
1
1
1
I2
1
0
1
1
0
I3
0
0
0
1
0
I4
1
0
1
1
1
表中：设屏蔽位1表示屏蔽屏蔽位0表示中断开放
26 设某机配ABC三台设备优先序A®B®C降序排列改变中断处理次序中断屏蔽字设置：
设备
屏蔽字
A
111
B
010
C
011
请图示时间轴出设备请求中断时刻画出CPU执行程序轨迹设ABC中断服务程序执行时间均20m s
解：ABC设备响应优先级A高B次C低处理优先级A高C次B低CPU执行程序轨迹图：
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