11列式写成权展开式：
（3526）103×102+5×101+2×100+6×101
（101101）21×22+1×20+1×21+1×23
（546）85×81+54×80+6×81
（13A4F）161×162+3×161+10×160+4×161+15×162
12十进制0~17次序列表填写出相应二进制八进制十六进制数
解：略
13二进制数00000000~111111110000000000~1111111111分代表少数？
解：分代表282562101024数
14 列数分转换成十进制数：（1111101000）2（1750）8（3E8）16
解：（1111101000）2（1000）10
（1750）8（1000）10
（3E8）16（1000）10
15列数分转换二进制数：（210）8（136）10（88）16
解：结果：（10001000）2
16 列数分转换成八进制数：（111111）2（63）10（3F）16
解：结果（77）8
17 列数分转换成十六进制数：（11111111）2（377）8（255）10
解：结果（FF）16
18 转换列数求转换保持原精度：
解：（1125）10（10010000000）10 ——数点少取10位
（0010 1011 0010）2421BCD（11111100）2
（01101010）余3循环BCD码（11110）2
19 列代码表示（123）10（101101）2：
解：（1）8421BCD码：
（123）10（0001 0010 0011）8421BCD
（101101）2（1125）10（0001 00010010 0101）8421BCD
（2）余3 BCD码
（123）10（0100 0101 0110）余3BCD
（101101）2（1125）10（0100 01000101 1000）余3BCD
110 已知A（1011010）2B（101111）2C（1010100）2D（110）2
（1） 二进制运算规律求A+BABC×DC÷D
（2） ABCD转换成十进制数求A+BABC×DC÷D结果（1）进行较
解：（1）A+B（10001001）2（137）10
AB（101011）2（43）10
C×D（111111000）2（504）10
C÷D（1110）2（14）10
（2）A+B（90）10+（47）10（137）10
AB（90）10（47）10（43）10
C×D（84）10×（6）10（504）10
C÷D（84）10÷（6）10（14）10
两种算法结果相
111 试8421BCD码完成列十进制数运算
解：（1）5+8（0101）8421BCD+（1000）8421BCD1101 +0110（1 0110）8421BCD13
（2）9+8（1001）8421BCD+（1000）8421BCD1 0001+0110（1 0111）8421BCD17
（3） 58+27（0101 1000）8421BCD+（0010 0111）8421BCD0111 1111+ 0110（1000 0101）8421BCD85
（4）93（1001）8421BCD（0011）8421BCD（0110）8421BCD6
（5）8725（1000 0111）8421BCD（0010 0101）8421BCD（0110 0010）8421BCD62
（6）843348 （1000 0100 0011）8421BCD（0011 0100 1000）8421BCD
0100 1111 1011 0110 0110（0100 1001 0101）8421BCD495
112 试导出1位余3BCD码加法运算规
解：1位余3BCD码加法运算规
加法结果合法余3BCD码非法余3BCD码时应结果减3修正[减(0011)2]相加程中产生高位进位时应产生进位代码进行加33修正[加(0011 0011)2]
21 ABC三输入信号试列出列问题真值表写出项表达式∑m（ ）
（1）果ABC均0中信号1时输出F1余情况F0
（2）ABC出现奇数0时输出1余情况输出0
（3）ABC两两1时输出1余情况输出0
解：F1(ABC)∑m（0124）
F2(ABC)∑m（0356）
F3(ABC)∑m（3567）
22 试真值表证明列等式：
（1）A`B+B`C+A`CABC+`A`B`C
（2）`A`B+`B`C+`A`CAB BC AC
证明：（1）
ABC
A`B+B`C+A`C
ABC
ABC+`A`B`C
000
001
010
011
100
101
110
111
1
0
0
0
0
0
0
1
000
001
010
011
100
101
110
111
1
0
0
0
0
0
0
1
真值表相等式成立
（2）略
23 列函数说明输入变量取值组合输出1？
（1）F（ABC）AB+BC+AC
（2）F（ABC）(A+B+C)(`A+`B+`C)
（3）F（ABC）(`AB+`BC+A`C)AC
解：题真值表化成项表达式卡诺图等种方法求解
（1）F输出1取值组合：011101110111
（2）F输出1取值组合：001010011100101110
（3）F输出1取值组合：101
24 试直接写出列式反演式偶式
(1) F(ABCDE)[(A`B+C)·D+E]·B
(2) F(ABCDE)AB+`C`D+BC+`D+`CE+B+E
(3) F(ABC)`A`B+C `AB C
解：(1) `F[(`A+B)·`C+`D]·`E+`B
F'[(A+`B)·C+D]·E+B
(2) `F(`A+`B)(C+D)·(`B+`C)·D·(C+`E)·`B·`E
F'(A+B)(`C+`D)·(B+C)·`D·(`C+E)·B·E
(3)`F(A+B)·`C+ A+`B+C
F'(`A+`B)·C+`A+B+`C
25 公式证明列等式：
(1)`A`C+`A`B+BC+`A`C`D`A+BC
(2) AB+`AC+(`B+`C) DAB+`AC+D
(3) `BC`D+B`CD+ACD+`AB`C`D+`A`BCD+B`C`D+BCD`BC+B`C+BD
(4) A`B`C+BC+BC`D+A`BD`A + B +`C+`D
证明：略
26 已知`ab+a`baÅb`a`b+aba¤b证明：
（1） aÅbÅca¤b¤c
（2） aÅbÅc`a¤`b¤`c
证明：略
27试证明：
（1）`a`b+ a b0a x+b ya`x + b`y
（2）`a b+a`bc`a c + a`cb
证明：略
28 列函数展开成项：
（1） F（ABC）A+BC
（2） F（ABCD）（B+`C）D+(`A+B) C
（3） F(ABC)A+B+C+`A+B+C
解：（1）F（ABC）∑m(3456)
(2) F（ABCD）∑m(135679131415)
(3) F(ABC)∑m(026)
29 题28中题写成项表达式结果28题结果进行较
解：（1）F（ABC）∏M(012)
(2) F（ABCD）∏M(248101112)
(3)F（ABC）∏M(13457)
210 试写出列函数表达式F`FF¢项表达式
（1） FABCD+ACD+B`C`D
（2） FA`B+`AB+BC
解：（1）`F∑m(012356789101314)
F'∑m(12567891012131415)
(2) `F∑m(01231213)
F'∑m(2312131415)
211试公式法列表达式化简简式
（1）FA+AB`C+ABC+BC+B
解：F A+B
(2) F(A+B)(A+B+C)(`A+C)(B+C+D)
解：F'AB+`AC
(3) FAB+`A`B ·BC+`B`C
解：FAB+`B`C+`AC
：F`A`B+A`C+BC
(4) FA`C`D+BC+`BD+A`B+`AC+`B`C
解：FA`D+C+`B
(5) FAC+`BC+B(A`C+`AC)
解：FAC+`BC
212 卡诺图列函数化简简式
（1）F(ABC)åm(012457)
解：F`B+`A`C+AC
图略
（2）F(ABCD)åm(025679101415)
解：FA`B`CD+`A`B`D+`ABD+BC+C`D
图略
（3）F(ABCD)åm(014791013) +åf (2581215)
解：F`C+BD+`B`D
图略
（4）F(ABCD)åm(71315) `A`B`C0 `AB`C0 `A`BC0
解：F(ABCD)BD
图略
(5) F(ABCD)AB`C+A`B`C+`A`BC`D+A`BC`DABCD时1时0
解：F(ABCD)`B`D+A`C
图略
（6）F(ABCD)ÕM (571315)
解：F`B+`D
图略
（7）F(ABCD)ÕM (139101415)
解：F`A`D+`AB+`C`D+B`C+A`BCD
图略
（8）F(ABCDE)åm(04567811131516202122232425272931)
解：F`C`D`E+`BC+CE+BDE+ABE
图略
213 卡诺图列函数化简式
（1）F(ABC)åm(012457)
解：F(A+`B+`C)(`A+`B+C)
图略
（2）F(ABC)ÕM (571315)
解： F(`B+`D)
图略
214 已知：F1(ABC)åm(12357) +åf (06)F2(ABC)åm(0346) +åf (25)求FF1ÅF2简式
解：FA+`B
41 分析图41电路逻辑功
解：（1）推导输出表达式（略）
(2) 列真值表（略）
（3）逻辑功：M0时实现3位然二进制码转换成3位循环码
M1时实现3位循环码转换成3位然二进制码
42 分析图P42电路逻辑功
解：(1)输入端开始逐级推导出函数表达式（略）
(2)列真值表（略）
(3)确定逻辑功假设变量ABC函数F1F2均表示位二进制数真值表知该电路实现位全减器功
ABCF1F2分表示减数减数低位位位差位高位位
43分析图43电路逻辑功
解：实现1位全加器
44 设ABCD8421BCD码试少非门设计判断该8421BCD码否等5电路该数等5F 1否0
解： 逻辑电路图示：
45 试设计2位二进制数法器电路
解：电路量简单希门数越少越电路四输出函数圈卡诺圈时量选择卡诺圈减少逻辑门数量电路图略
46 试设计8421BCD码转换成余3码电路
解： 电路图略
47 双轨输入条件少非门设计列组合电路：
解：略
48 双轨输入信号少非门设计题47组合电路
解：表达式化简简式：
(1)F(A+C)(`A+B+`C) A+C+`A+B+`C
(2)F(C+`D)(B+D)(A+`B+C) C+`D+B+D+A+`B+C
(3)F(`A+`C)(`A+`B+`D)(A+B+`D) `A+`C+`A+`B+`D+A+B+`D
(4)F(A+B+C)(`A+`B+`C) A+B+C+`A+`B+`C
49 已知输入波形ABCD图P44示采非门设计产生输出波形F组合电路
解： FA`C+`BC+C`D电路图略
410 电话室3种电话编码控制紧急次序排列优先权高低：火警电话急救电话普通电话分编码111001试设计该编码电路
解：略
411 试24译码器扩展成416译码器
解：
A1 `EN `Y3
A0 24 `Y2
译码器 `Y1
`Y0
A3
A2
`EN
A1 24(4)
A0 `Y0`Y1`Y2`Y3
`EN
A1 24(2)
A0 `Y0`Y1`Y2`Y3
`EN
A1 24(1)
A0 `Y0`Y1`Y2`Y3
A1
A0
`EN
A1 24(3)
A0 `Y0`Y1`Y2`Y3
`Y0`Y1`Y2`Y3 `Y4 `Y5`Y6`Y7 `Y8`Y9`Y10`Y11 ` Y12`Y13`Y14`Y15
412 试74138设计输出组合网络输入4位二进制码ABCD输出：
F1 ：ABCD4倍数
F2 ：ABCD2
F3 ：ABCD8～11间
F4 ：ABCD等0
解：电路图示：
413 试八选MUX扩展六十四选MUX
解：方法：
Y
Y7
Y6
Y1
Y0
D63
D57
D56
D55
D49
D48
D15
D9
D8
D7
D1
D0
A0
A1
A2
A3
A4
A5
0
0
1
A2 `Y0
A1 `Y1
A0 `Y2
74138 `Y3
E1 `Y4
`E2A `Y5
`E2B `Y6
`Y7
³1
EN
A2
A1
A0
D0
D1 74151(8) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(7) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(2) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(1) Y
D2
D3
D4
D5
D6
D7
方法电路图
方法二：
Y
A3
A4
A5
EN
A2
A1
A0
D0
D1 74151(1) Y
D2
D3
D4
D5
D6
D7
Y7
Y6
Y1
Y0
D63
D57
D56
D55
D49
D48
D15
D9
D8
D7
D1
D0
A0
A1
A2
EN
A2
A1
A0
D0
D1 74151(8) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(7) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(2) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(1) Y
D2
D3
D4
D5
D6
D7
方法二电路图
414 试74151实现列函数：
解：(1)电路图示：
(2)F(ABC)A`B+`AB+C
解：
EN
A2
A1
A0
D0
D1 74151 Y
D2
D3
D4
D5
D6
D7
A
B
C
0
1
1
1
1
1
0
1
F
(3)F(ABCD)A`BC+B`CD+AC`D
解：
EN
A2
A1
A0
D0
D1 74151 Y
D2
D3
D4
D5
D6
D7
A
B
C
0
0
D
0
0
1
D
`D
F
解：
令AA2 BA1 CA0 ：D0 D7 `D D1 D D6 1 D2 D3 D4 D5 0
相应电路图图示：
(5)F(ASCDE)AB`CD+`ABCE+`B`C`DE
解：电路图略
415 ½74153实现列函数：
解：电路图：
（2）F(ABC)åm(1247)
EN
A1
A0
D0 Y
D1
D2
D3
A
B
`C
`C
C
C
F
解：
416 试图4231基础增加片7485构成25位数较器
解：
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A FA>B FAB FAA20
B20
A24A23A22A21
B24 B23B22B21
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A FA>B FAB FAA5
B5
A9A8A7A6
B9B8B7B6
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A FA>B FAB FA0
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A FA>B FAB FAA0
B0
A4A3A2A1
B4B3B2B1
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A FA>B FAB FAA10
B10
A14A13A12A11
B14 B13B12B11
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A FA>B FAB FAA15
B15
A19A18A17A16
B19 B18B17B16
FA>B FAB FA
417 设AA3A2A1A0BB3B2B1B0均8421BCD码试74283设计AB求电路（附加器件）
解：设CO S3S2S1S0AB二进制CO1S3S2S1S0>1001时须加0110修正项进行调整计算结果C4C3C2C1C0
0
0
S0
S1
S2
S3
A3
A2
A1 CO
A0 S3
CI 74283 S2
B3 S1
B2 S0
B1
B0
³1
&
B0
B1
B2
B3
A0
A1
A2
A3
A3
A2
A1 CO
A0 S3
CI 74283 S2
B3 S1
B2 S0
B1
B0
C4
C3
C2
C1
C0
418 742838421BCD码转换余3BCD码
解：电路图右示：
420 742838421BCD码转换5421BCD码
解：
421 设AA3 A2 A1 A0 BB3 B2 B1 B0 两4位二进制数试748574157（四二选MUX）构成较电路中数输出试画出逻辑图
422 分析图示组合网络中 ABCD 01001101变化时 ABCD 10001101变化时否会出现险？试增加余项取样脉方法避免险现象
解 ：1 ABCD 01001101变化时：电路中存功险
2 ABCD 10001101变化时： 电路中存功险
判断否逻辑险：AC 10 时存0型逻辑险
3．增加余项方法消逻辑险：
4．加取样脉法避免险：
51 基触发器逻辑符号输入波形图P51示试作出 QQ 波形
图 P51
52 图P52电路开关SA点拨B点B点拨回A点程中AB两点电压波形图中示试作出 Q Q 端波形
图 P52
53 分析图P53逻辑功：列出真值表导出特征方程说明 SD RD 效电
解：(1)列真值表 略
54 图P54电路试导出特征方程说明AB取值约束条件
解：(1)列真值表 略
55 试写出图P55触发器电路特征方程
CP0时Qn+1Qn
图 P55
56 试写出图P56触发器电路特征方程
图 P56
（b）～（h）略
57 维阻D触发器CPD信号图P57示设触发器Q端初态0试作Q端波形
图P57 图P58
58 维阻D触发器构成电路图P58示试作Q端波形
解：特征方程： Q端波形图P58示
510 画出图P510中Q端波形设初态0
解：Q端波形图P510示
图P510
511 画出图P511电路Q端波形设初态0
解：Q端波形图P511示
图P511
P512
512 画出图P512电路中Q1Q2 波形
Q端波形图P512示
513 画出图P513电路中 Q1 Q2 波形
图P513
514 试作出图P514中Q端Z端波形设Q初态0
解： QZ端波形图P514示
图P514 图P515
515 画出图P515电路中Q端波形
解：Q端波形图P515示
516 试作出图P516电路中QAQB 波形
解：Q端波形图P516示
图P516 图P517
517 试作出图P517电路中Q1Q2 波形
解：Q端波形图P517示
518 试作出图P518电路中Q1Q2波形（设Q1Q2初态均0）说明Q1
Q2CP2少分频
解：Q端波形图P518示
Q1Q2CP24分频
图P518 图P519
519 已知电路图P519试作出Q端波形设Q初态0
解：Q端波形图P519示
520 已知输入uI输出uO波形分图P520示试两D触发器该输入波形uI转换成输出波形uO
解：实现电路图P520示
图P520
521 试分公式法列表图解法SR触发器转换成JK触发器
解：
略
61 试分析图示电路
解：1）分析电路结构：略
2）求触发器激励函数：略
3)状态转移表：略
4)逻辑功：实现串行二进制加法运算X1X2加数加数Qn低位进位Qn+1表示高位进位电路CP实现次加法运算状态转换次
例X1110110X2110100
运算表示：LSBóMSB
节拍脉CP
CP1 CP2 CP3 CP4 CP5 CP6 CP7
加数 X1
0 1 1 0 1 1 0
加 数 X2
0 0 1 0 1 1 0
低位进位 Qn
0 0 0 1 0 1 1
高位进位Qn+1
0 0 1 0 1 1 0
位 Z
0 1 0 1 0 1 1
62 试作出101序列检测器状态图该步电路根输入线X根输出线Z应输入序列1011输出Z1余情况输出0
（1） 101序列重叠例：X：010101101 Z：000101001
（2） 101序列重叠：X：0101011010 Z：0001000010
解：1）S0：起始状态收101序列重新开始检测
S1：收序列起始位1
S2：收序列前2位10
2）
63列原始状态表进行化简： (a)
解：1）列隐含表：
2）进行关联较
3）列化状态表：
(b)
S（t）
N（t）Z（t）
X0
X1
A
B0
H0
B
E0
C1
C
D0
F0
D
G0
A1
E
A0
H0
F
E1
B1
G
C0
F0
H
G1
D1
解：1）画隐含表：
2）进行关联较：
3)列化状态表：
S（t）
N（t）Z（t）
X0
X1
a
b0
h0
b
e0
a1
e
a0
h0
h
e1
b1
64 试画出MSI移存器74194构成8位串行à行码转换电路（3片741942片74194D触发器）
解：1）3片74194：
2）2片74194D触发器
状态转移表
65试画出74194构成8位行à串行码转换电路
状态转移表：
Q0' Q1' Q2' Q3' Q4' Q5' Q6' Q7' Q8'
M0 M1
操 作
启动
F F F F F F F F
1 1
准备入
CP1
0 D0' D1' D2' D3' D4' D5' D6' D7'
10
准备右移
CP2
1 0 D0' D1' D2' D3' D4' D5' D6'
10
准备右移
CP3
1 1 0 D0' D1' D2' D3' D4' D5'
10
准备右移
CP4
1 1 1 0 D0' D1' D2' D3' D4'
10
准备右移
CP5
1 1 1 1 0 D0' D1' D2' D3'
10
准备右移
CP6
1 1 1 1 1 0 D0' D1' D2'
1 0
准备右移
CP7
1 1 1 1 1 1 0 D0' D1'
1 0
准备右移
CP8
1 1 1 1 1 1 1 0 D0'
1 1
准备入
66 试分析题图66电路画出状态转移图说明启动性
解：激励方程：略
状态方程：略
状态转移表：
111
序号
Q3 Q2 Q1
110
010
001
000
效循环
0
1
2
3
4
5
000
001
010
011
100
101
011
100
101
偏离状态
110à111
111à000
状态转移图
该电路具启动性
67 图P67步加减逆二进制计数器试分析该电路作出X0X1时状态转移表
解：题67状态转移表
X
Q4n
Q3n
Q2n
Q1n
Q4n+1
Q3n+1
Q2n+1
Q1n+1
Z
0
0
0
0
0
1
1
1
1
1
0
1
1
1
1
1
1
1
0
0
0
1
1
1
0
1
1
0
1
0
0
1
1
0
1
1
1
0
0
0
0
1
1
0
0
1
0
1
1
0
0
1
0
1
1
1
0
1
0
0
0
1
0
1
0
1
0
0
1
0
0
1
0
0
1
1
0
0
0
0
0
1
0
0
0
0
1
1
1
0
0
0
1
1
1
0
1
1
0
0
0
0
1
1
0
0
1
0
1
0
0
0
1
0
1
0
1
0
0
0
0
0
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
1
0
0
0
0
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
1
0
0
1
0
1
1
0
0
1
1
1
0
1
0
1
1
1
1
0
0
0
0
1
1
0
0
0
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1
1
0
1
0
1
0
1
1
0
1
1
0
1
1
1
1
0
0
0
1
1
1
0
0
1
1
0
1
0
1
1
1
0
1
1
1
1
0
0
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
68分析图68电路画出全状态转移图说明否启动
解：
状态转移图：
偏离态够进入效循环该电路具启动性
逻辑功：该电路M5异步计数器
69IKFF设计符合列条件步计数器电路
X0时M5加法计数器状态01234
X1时M5减法计数器状态76543
解：
610试改D触发器实现第9题述功电路
解：略
611试JKFF设计符合图611波形具备启动性步计数电路
CP
0 1 2 3 4 5
Q1
Q2
Q3
解：略
612 四DFF设计电路：
（1） 异步二进制加法计数器
（2） （1）基础复0法构成M12异步加法计数器
解：（1）
（2）反馈状态1100
613 四DFF设计电路：
（1）异步二进制减法计数器
（2）（1）基础复0法构成M13异步计数器
解：
题613（2）电路图
614 DFF适门电路实现图614输出波形Z
提示：先DFF构成M5计数器Q3Q2Q1CP设计组合网络实现输出波形
CP
Z
000 001 010 011 100
解：
615 试DFF非门实现图615设计电路求发光二极前3s亮2s暗周期性重复
解：
616 试写出图616中电路状态转移表
（a） (b)
解：（a） (b)
CRQ3Q1 LDQ3Q1
Q3 Q2 Q1 Q0
Q3 Q2 Q1 Q0
0000
0001
0010
0011
0100
0101
0110
0111
0011
0100
0101
0110
0111
1000
1001
1010
1000
1001
M10 M8
617 写出图617电路状态转移表模长M
解：状态转移表：
Q3 Q2 Q1 Q0
0000
0011
0100
0111
1000
1011
1100
1111
置3
置7
置11
置15
M8
618 试分析图618实现M分频
解：74161（1）`Q3接74161（2）CP两74161异步级联反馈状态（4C）H76利异步清0端M76
619试74161设计循环序01234510111213141501…模长12计数电路
解：
具启动性`Q3`Q1接入非门
620 试74161设计8421BCD译码显示0~59计数60分频电路
解：
CP
M6 M10
621 试TFF实现符合述编码表电路
Q3 Q2 Q1 Q0
0000
0100
0101
0110
0111
1000
1100
1101
1111
解：略
622 试分析图622（a）（b）2计数器分频少？
解：MM1×M263
623 试说明图623电路模值少画出74160（Ⅰ）Q0Q1Q2Q3端74160（Ⅱ）Q0`RD端波形少画出周期
解：M15
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
(Ⅰ)Q0
(Ⅰ)Q1
(Ⅰ)Q2
(Ⅰ)Q3
(Ⅱ)Q0
`RD
624 试写出图624中电路状态编码表模长
解：（1）异步清08421BCD码 （2）异步置9 5421BCD码
Q3 Q2 Q1 Q0
Q0 Q3 Q2 Q1
0000
0001
0010
0011
0100
M5
0000
0001
0010
0011
0100
1000
1001
1100
M8
625 试7490设计8421BCD编码模7计数器（1）R01R02作反馈端（2）S91S92作反馈端
解：（1） （2）
626 试7490设计5421BCD编码模7计数器（1）R01R02作反馈端（2）S91S92作反馈端
解： （1） （2）
627 写出图627分频电路模长
解：M16M28 电路模长应68公倍数24M24
628 写出图628模长第状态状态
解：M17M28 电路模长应78公倍数56M56
629 图629串入入—串出8位移存器74165逻辑符号试74165设计行—串行转换电路连续断行输入8位数转换成串行输出组数串行输出完毕时立装入组新数器件线试设计出完整电路
解：
630 电路图630示试写出编码表模长说明理
解：
Q3 Q2 Q1 Q0
0000
0001
0010
0011
0100
0101
0110
0111
1000
M10反馈状态11008421BCD码中会出现模长10
631 现信号f1100Hz矩形波试两块7490该信号变换成f02Hz方波
解：
M15（8421BCD） M210（5421BCD）
632 试片7490JKFF构成M12分频电路求该电路第状态0001
解：
633 题中求输出8421BCD译码显示时计数状态0102…1112编码试片7490JKFF实现电路
解：
634 试片7490片八选数选择器74151实现图614输出波形Z
CP
Z
解：
635 DFF设计移位型序列信号发生器求产生序列信号
（1） 11110000…（2）111100100…
解：
（1）电路图：
（2）
636 试DFF设计序列信号发生器该电路产生序列信号1110100…
解：
637 试JKFF设计循环长度M12序列信号发生器
解：该题求设计已知序列长度序列信号发生器修改长线性序列方法
638 分析图628电路试写出编码表模长
解：状态编码表：(中Q0¢第二74194Q0)
序号
Q0 Q1 Q2 Q3 Q0'
Z
启动
1
2
3
4
5
6
7
8
9
00000
10000
11000
11100
11110
11111
01111
00111
00011
00001
0
0
0
0
0
1
1
1
1
1
M10
639试写出图63974194输出端编码表数选择器输出端F处序列信号
解： F处序列：0100001011
640 写出图640中74161输出端状态编码表74151输出端产生序列信号
解： F处序列信号：1111000110
641 试写出图P641中74194输出端Q0处序列信号
解：Q0处序列信号：01110100110001
642 74194设计序列信号发生器产生序列信号：
（1）1110010…
（2）101101…
解：（1）F
1
1
1
1
1
1
M1 Q0 Q1 Q2 Q3
M0 74194 `CR
DSR DSL
>CP D0 D1 D2 D3
（2）F
M1 Q0 Q1 Q2 Q3
M0 74194 `CR
DSR DSL
>CP D0 D1 D2 D3
1
1
1
1
CP
0
题642（2）电路图
643 试7416174151少量非门实现功：S0时产生序列1011010S1时产生序列1110100
解：
EN
D0
D1 74151 Y
D2
D3
D4
D5
D6
D7 A2 A1 A0
1
S
1
`S
S
`S
`S
F
&
1
P Q3 Q2 Q1 Q0
T 74161 Qcc
`LD `CR
>CP D3 D2 D1 D0
1
1
CP
题643电路图
644试7416174151干非门设计电路时输出两序列信号：Z1111100010Z2101110001（加控制信号）
解：
DSL
1
1
³1
1
0
1
Q0
1
0
1
Q0
1
1
CP
0
EN
D0
D1 74151 Y
D2
D3
D4
D5
D6
D7 A2 A1 A0
P Q3 Q2 Q1 Q0
T 74161 Qcc
`LD `CR
>CP D3 D2 D1 D0
Z2
Z1
1
&
题644电路图
645 设计汽车尾灯控制电路汽车左右两侧3尾灯求：
（1）左转弯时左转弯开关控制左侧3灯题图P645示周期性亮灭
（2）右转弯时右转弯开关控制左侧3灯题图P645示周期性亮灭
（3）左右两开关作时两侧灯做样周期亮灭
（4）制动开关（制动器）作时6尾灯时亮转弯情况制动3转尾灯正常动作侧3尾灯均亮
B
C
A
亮
灭
灭
图P645
解：电路图：
&
³1
ST
³1
&
CR
³1
&
D `RD Q
>C1
`SD `Q
D `RD Q
>C1
`SD `Q
D `RD Q
>C1
`SD `Q
CP
1
³1
QRC
QRB
QRA
右尾灯
左尾灯
QLA
QLB
QLC
ST
CL
³1
1
³1
³1
&
³1
&
&
D `RD Q
>C1
`SD `Q
D `RD Q
>C1
`SD `Q
D `RD Q
>C1
`SD `Q
题645电路图
646 已知T213构成电路图P646示试作出QAQBQCQDQCC波形
解：
题646波形图
91 ROM中什字数什位数？标注存储器容量？
解：址译码器输出线称作字线字数表示字线数存储矩阵输出线称作位线(数线)位数表示位线数字线位线交叉占处—存储单元存储容量字数×位数表示
92 固定ROMPROMEPROME2PROM间异？
解：固定ROMPROMEPROME2PROM读存储器工作原理结构相址译码器存储矩阵输出电路构成址译码器选中某字该字干位时输出电路输出存储矩阵M字字N位存储单元构成
处存储单元写入擦方式固定ROM出厂时结构数已固定户更改适存储批量生产程序数常集成微控制器中作程序存储器PROM户写入数次性写入更改适存储中批量生产程序数EPROM数通紫外线擦重新写入擦数百次写入字节需50ms适开发研制阶段存储数程序常修改E
2PROM数通电擦工作时间时擦写擦数10~1000万次写入字节需20ms适合信息量常改写掉电保存场合
93 试ROM阵列图实现列组输出逻辑函数
F1(ABC)`AB+A`B+BC
F2(ABC)åm(3457)
F3(ABC)`A`B`C+`A`BC+`ABC+AB`C+ABC
解：
1
1
1
A
B
C
F1
F2
F3
图931 题93阵列图
94 适规模PROM设计2位全加器输入加数加数分a2a1b2b1低位进位CI输出位å2å1高位进位CO2
解：阵列图图示：
1
1
1
a1
b1
CO2
å2
1
1
b2
a2
CI
å1
图932 题94阵列图
95PROM实现列码制转换：
（1）4位二进制然码转换成二进制格雷码
（2）4位二进制格雷码转换成二进制然码
图933 题95（1）阵列图
图934 题95（2）阵列图
96 ROMRAM区什？适场合？
答：区ROM工作时读出写入断电存数会丢失
RAM工作时位读写掉电数丢失
ROM适存放固定信息
RAM适存放暂存信息
97 容量256×464K×11M×8128K×16ROM试分回答
(1) ROM少基存储单元
(2) ROM次访问基存储单元
(3) ROM少址线
答 (1) 分10241024×641M×8128K×16
（2）分41816
（3）分2 162017条址线
98 2114RAM（1024×4位）存储器64×64矩阵址输入线行址输入线
列址输入线输入输出线少条？条列选择输出线时接位？
答：址输入线 10条
行址输入线 6条
列址输入线 4条
输入输出线 4条
条列选输出线时接 四位
99 试5位扩展方法两片256×4位RAM组成256×8RAM画出电路图
图935 题99RAM扩展图
910 2114构成2K×8静态存储器画出逻辑图
（参阅教材P236例921）
911说明串行存储器ROMRAM区串行存储器根分种形式？
根移位寄存器采类型分种？
答：（1） SAM工作时读出写入点相RAMROMRAM
位读写SAM中数次序串行写入读出读写时间较长非破坏性读写
（2） 结构分类分：先进先出先进出
（3） 分MOS移位寄存器型SAMCCD移位寄存器型SAM
101 PLD器件种分类方法？方法划分PLD器件分种类型？
解：PLD器件通常两种分类方法：集成度分类编程方法分类集成度分类PLD器件分低密度编程逻辑器件（LDPLD）高密度编程逻辑器件（HDPLD）两种具体分类：
编程方法分类PLD器件分次性编程编程逻辑器件紫外线擦编程逻辑器件电擦编程逻辑器件采SRAM结构编程逻辑器件四种
102 PLAPALGALFPGA等PLD器件基结构什？
解：PLA阵列阵列编程PAL阵列编程阵列固定输出结构固定GAL阵列编程阵列固定输出结构户编程定义FPGACLBIRIOBSRAM构成逻辑功块（CLB）排列成阵列结构通编程部互连资源（IR）连接逻辑功块实现定逻辑功分布芯片四周编程IO模块（IOB）提供部逻辑电路芯片外部引出脚间编程接口呈阵列分布静态存储器（SRAM）存放编程数
103 PAL器件输出反馈结构种？什特点？
解：PAL器件输出反馈结构种：
（1） 专输出结构：输出端门者非门者互补输出结构
（2） 编程输入输出结构：输出端具输出三态缓器输出反馈特点
（3） 寄存器输出结构：输出端具输出三态缓器D触发器D触发器端反馈阵列
（4） 异输出结构：寄存器输出结构类似阵列输出端增加异门
104 试分析图P104出PAL16R4构成时序逻辑电路逻辑功求写出电路激励方程状态方程输出方程画出电路状态转移图工作时11脚接低电图中画×门表示编程时没利未编程时门输入端均熔丝列线相连输出恒0简化作图输入端交叉点×画改门符号里面×代（提示：R步清0控制端C进位信号输出端）
解：电路逻辑功：
输出循环码模16加法计数器R步清0控制端1效C进位信号输出端0时表示计数器处值
105 GALPAL异处？突出特点？
解：GALPAL相处：基结构阵列编程阵列固定PLD
相异处：PAL输出结构固定GAL输出结构户编程确定相部分PAL器件采熔断丝工艺GAL器件采EECMOS工艺
突出特点：PAL器件设计电路时应场合应选型号PAL器件相部分PAL器件次性编程型号GAL器件应设计场合次编程
106 GAL16V8OLMC种具体配置？
解：SYNAC0AC1（n）控制OLMC配置成5种工作模式：
（1） SYN1AC00AC1（n）1时专输入模式
（2） SYN1AC00AC1（n）0时专组合输出模式
（3） SYN1AC01AC1（n）1时反馈组合输出模式
（4） SYN0AC01AC1（n）1时时序电路中组合输出模式
（5） SYN0AC01AC1（n）0时寄存器输出模式
107 ispGAL16Z8结构GAL16V8相异处？
解：ispGAL16Z8包含GAL16V8结构外GAL16V8增加4条引线：数时钟DCLK串行数输入SDI串行数输出SDO方式控制MODE增加编程关附加控制逻辑移位寄存器
108 GAL16V8电子标签什作？字符组成？加密电子标签否读出？
解：电子标签起标识作供户存放种备查信息器件编号电路名称编程日期编程次数等电子标签8字节意字符组成受加密位控制时访问读出
109 GAL16V8作时序逻辑设计时时钟输出信号样加入？输出信号高电效低电效？
解：GAL16V8作时序逻辑设计时1脚接时钟信号CLK11脚接输出信号低电效
1010 GAL16V8输出少积项？求GAL16V8实现包含9积项函数FPT1+ PT2+ PT3+ PT4+ PT5+ PT6+ PT7+ PT8+ PT9办？
解： GAL16V8输出8积项令F1 PT1+ PT2+ PT3+ PT4+ PT5+ PT6+ PT72OLMC实现函数F（时GAL16V8OLMC工作反馈组合输出模式实现7积项相加）OLMC实现7积项相加（函数F1）相应芯片引脚输出反馈阵列F1作输入项OLMC实现F1PT8PT9相加相应芯片引脚输出实现函数F
1011 Xilinx公司LCA系列FPGA种逻辑单元组成？逻辑单元分起什作？
解：Xilinx公司LCA系列FPGA编程逻辑模块（CLB）编程IO模块（IOB）编程互连资源（IR）静态存储器（SRAM）4种逻辑单元组成
CLB实现规模组合时序逻辑电路IOB连接部逻辑电路芯片外部引出脚IR连接CLBCLBCLBIOB实现复杂逻辑功SRAM存放编程数
1012 XC2000系列CLB组合逻辑电路输入线输出线根？够实现什样逻辑函数？
解：XC2000系列CLB组合逻辑电路4输入线（ABCD）2输出线（XY）够实现4变量组合逻辑函数两3变量组合逻辑函数含ABCDQ五变量组合逻辑函数
1013 XC2000系列IOB够配置种IO形式？
解：XC2000系列IOB够配置5种IO形式：组合输入寄存器输入组合输出带三态控制输出缓双IO
1014 XC2000系列IR种形式？分起什作？
解：XC2000系列IR分三类：金属线开关矩阵编程连接点金属线分通互连直接互连长线三种金属线连接模块通道形成CLBIOB组成电路开关矩阵编程连接点编程开关连接金属线段
1015 ispLSI器件结构分部分？
解：ispLSI器件结构分5部分：通逻辑模块（GLB）集总布线区（GRP）输出布线区（ORP）输入输出单元（IOC）时钟分配网络
1016 ispLSI 1000 系列GLB分部分？什功？
解：ispLSI 1000 系列GLB分4部分：阵列积项享阵列4输出逻辑宏单元控制逻辑
阵列：形成20积项积项享阵列：允许GLB4输出享阵列20积项4输出逻辑宏单元：实现组合输出时序输出控制逻辑：产生时钟信号复位信号输出信号
1017 ispLSI器件中积项种途请列出ispLSI 1000 系列20积项功
解：积项04813作异门输入作门输入直接作触发器输入
积项12171819加入相应门积项12作积项时钟复位信号积项19作复位信号输出信号
余积项作门输入
111什硬件描述语言？HDL语言相VHDL语言设计电子线路什优点？
解：描述硬件电路功信号连接关系定时关系种语言称硬件描述语言
HDL语言相VHDL语言优点：
1． 易享交流易VHDL代码工作台（工作站PC机）开发工具间交换
2． 设计结果工艺关设计者专心致力功需求规范实现需影响功工艺关素花费时间精力
3． 设计方法灵活支持广泛VHDL语言支持（Top Down）基库（LibraryBased）设计方法支持步电路异步电路FPGA机电路设计
4． 系统硬件描述力强VHDL语言具层次描述系统硬件功力系统数学模型直门级电路外高层次行描述低层次RTL描述结构描述混合
112 试简述VHDL语言设计电子线路般流程
解：谓VHDL设计指设计者编写代码然模拟器验证功代码综合成工艺关网络表翻译成门触发器等基逻辑元件组成原理图（门级电路）完成硬件设计VHDL般设计流程图P112示分5步进行
图P112 VHDL般设计流程
第1步：系统分析划分
第2步：行级描述仿真
第3步：RTL级描述仿真
第4步：逻辑综合
第5步：电路物理实现
113 VHDL语言设计单元组成？分什？部分单独编译源设计单元？
解：VHDL语言实体（entity）结构体（architecture）配置（configuration）包集合（package）库（library）5部分组成前4种分编译源设计单元
114 面功写实体(component_a)结构体(rtl)
d_out <＝ (a_in and b_in) and c_in
类型指定std_logic
解：entity component_a is
port (a_inb_inc_in in std_logic
d_out out std_logic)
end component_a 实体
architecture rtl of component_a is
begin
d_out <＝ (a_in and b_in) and c_in
end rtl 结构体
115 程序包两部分组成？包体通常包含容？
解：程序包面两部分组成：包头部分包体部分
包体(body)包头中指定函数程程序体组成描述包头中说明子程序（函数程）行包体元件architecture类
116 数类型bit库中定义？（）库程序包总见？
解：数类型bit标准库std中定义VHDL标准中规定工作库work标准库stdstd库中standard程序包总见
117 VHDL语言中3类数象——常数变量信号实际物理含义什？
解：常数恒定变值数字电路设计中常表示电源等
变量局部量暂时保存信息硬件间没应关系
信号电子电路部硬件连接抽象全局量应代表物理设计中某条硬件连接线
118 变量信号描述时区？
解：变量进程（process）子程序（包括函数（function）程（procedure）两种）中说明局部量信息带出做出定义前设计单元暂时保存信息硬件间没应关系变量赋值立生效存延时行赋值符号
信号VHDL行部分说明序部分行部分全局量进行进程间通信电子电路部硬件连接抽象应代表物理设计中某条硬件连接线信号赋值立进行需段延时信号新值明显体现硬件系统特征赋值符号<
119 bitstd_logic两种数类型什区？
解：数类型 bit 两种取值0’ 1’
数类型 std_logic 9种取值分U’X’0’1’Z’W’L’H’’
中U’ – Uninitialized （未定）
X’ Forcing Unknown（强未知）
0’ Forcing 0（强0）
1’ Forcing 1（强1）
Z’ High Impedance（高阻）
W’ Weak Unknown（弱未知）
L’ Weak 0（弱0）
H’ Weak 1（弱1）
’ Don’t care（关情况）
1110 VHDL语言中3表达式否等效？什？
a ＜ not b and (c or d)
a ＜ not b and c or d
a ＜ not (b and c) or d
解：3表达式等效（原略）
1111 进程（process）启动条件什？
解：启动进程进程结构中必须包含显式敏感信号表包含wait语句敏感信号表中wait语句敏感信号发生变化进程启动
1112 什层次化设计？
解：型设计中通常实体（称顶层实体）中包含干元件（实体）相互连接起元件嵌套低层元件包含更低层元件种设计方法称层次化设计利层次化描述方法已设计成果方便新设计中提高设计效率
1113 VHDL描述图p1113示方框图元件top中例化元件c1（2次）元件c2
图p1113
解：entity top is
port(abcd：in std_logicq：out std_logic)
end top
architecture hierarchy_top of top is
component c1
port(ab：in std_logicq1：out std_logic)
end component
component c2
port(d1d2：in std_logicq：out std_logic)
end component
signal ili2：std_logic
begin
u1：c1 port map(abil)
u2：c1 port map(cdi2)
u3：c2 port map(i1i2q)
end hierarchy_top
1114 试case语句设计四——十六线译码器
解：library ieee
use ieeestd_logic_1164all
entity deco_4_16 is
port(enin std_logic a in std_logic_vector(3 downto 0)
y out std_logic_vector(15 downto 0))
end deco_4_16
architecture rtl of deco_4_16 is
signal temp_out std_logic_vector(15 downto 0)
begin
process(ena)
begin
if (en'0') then
case a is
when 0000 > temp_out<1111111111111110
when 0001 > temp_out<1111111111111101
when 0010 > temp_out<1111111111111011
when 0011 > temp_out<1111111111110111
when 0100 > temp_out<1111111111101111
when 0101 > temp_out<1111111111011111
when 0110 > temp_out<1111111110111111
when 0111 > temp_out<1111111101111111
when 1000 > temp_out<1111111011111111
when 1001 > temp_out<1111110111111111
when 1010 > temp_out<1111101111111111
when 1011 > temp_out<1111011111111111
when 1100 > temp_out<1110111111111111
when 1101 > temp_out<1101111111111111
when 1110 > temp_out<1011111111111111
when 1111 > temp_out<0111111111111111
when others > temp_out<1111
end case
else
temp_out < 1111111111111111
end if
y < temp_out
end process
end rtl
1115 设计元件输入输出图p1115示该元件具面行：
sel
q
00
a nand b
01
a or b
10
a nor b
11
a and b
others
XX
图p1115
(1) if 语句
(2) case语句
(3) when else语句
(1) if 语句
library ieee
use ieeestd_logic_1164all
entity component_1_if is
port(absel in std_logic_vector(1 downto 0)
q out std_logic_vector(1 downto 0))
end component_1_if
architecture component_1_if_rtl of component_1_if is
begin
process(absel)
begin
if (sel00) then q< a nand b
elsif (sel01) then q< a or b
elsif (sel10) then q< a nor b
elsif (sel11) then q< a and b
else
q< XX
end if
end process
end component_1_if_rtl
（2）case语句 略
（3）when else语句略
121 试述系统算法流程图 ASM图相相异处间关系
解：相点：描述数字系统功普通常工具约定图形指线(箭头线)简练文字说明描述系统基工作程描述系统工作流程
点：算法流程图种事件驱动流程图表示事件发生先系统时序关ASM图已具体时钟CP驱动流程图表示事件精确时间间隔序列算法流程图传输框应ASM图中状态框控制器状态
关系：算法流程图推导ASM图关键决定算法流程图传输框应该转化成ASM图状态框条件框时应该根时序关系增加状态框转换原3条：
原1：ASM图起始点应安排状态框
原2：必须状态框分开时钟周期完成寄存器操作
原3：果判断框中转移条件受前寄存器操作影响应间安排状态框
122 T1状态果控制输入YZ分等10系统实现条件操作：寄存器
增1转换状态T2试述条件画出部分ASM图
T1
11
10
REG←REG+1
YZ
0Ø
T2
123 试分画出满足列状态转换求数字系统ASM图：
(1)果X＝0控制器状态Tl变状态T2果X＝1产生条件操作．状态T1变状态T2
(2)果X＝1控制器状态T1变状态T2然变状态T3果X＝0控制器
状态T1变状态T3
(3)T1状态XY＝00变状态T2XY＝0l变状态T3XY＝10变状态T1否变状T4
X
1
T2
0
T1
（1）
（2）（3）略
124 数字系统ASM图表示题图124试态触发器方法实现系统控制器
题图 124
解：略
125 控制器状态转移图图125示四状态两输入端请完成列问题
(1)试画出等效ASM图(状态框空)
(2)数选择器译码器实现控制器
图125 控制器状态转移图
解：
（1）
（2）略
126 设计数字系统3四位寄存器ABC实现列操作：
(1)启动信号出现传送两二进制数AB
(2)果A＜B左移A容结果传送C
(3)果A＞B右移B容结果传送C
(4)果A＝B数传C
解：略
127 根题图127示ASM图写出控制器状态转移图画出控制器电路
题图127
解：X1X2X3X4Z1Z2Z3
00´´000
1´´´000
T1
T0
01´´000
´´00000
´´´´100
´´´´100
´´1´000
1´01010
T2
T4
´´´´010
0´01010
T3
控制器电路图略
128 图128示ASM图状态化简请画出简化ASM图
图128 ASM图
解：简化ASM图：
129 某系统ASM图部分VHDL描述请补全该程序画出该系统ASM图
解：增加程序：
该系统ASM图：
S0
Z0
0
0
0
S2
1
X
1
X
S1
Z1
Z0
0
0
X
1
S3
Z0
0
0
X
1
1210 某系统实现序列检测两输入序列AB两序列出现A1B1A1B0A0B0时输出Z1否输出0根述求写出含两进程(Process)VHDL程序
解：
1211 根题1210求写出含三发进程（Process）VHDL程序中描述触发器描述次态转移描述输出逻辑
解：
1212 根题1210求写出进程VHDL程序
解：
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（3526）103×102+5×101+2×100+6×101
（101101）21×22+1×20+1×21+1×23
（546）85×81+54×80+6×81
（13A4F）161×162+3×161+10×160+4×161+15×162
12十进制0~17次序列表填写出相应二进制八进制十六进制数
解：略
13二进制数00000000~111111110000000000~1111111111分代表少数？
解：分代表282562101024数
14 列数分转换成十进制数：（1111101000）2（1750）8（3E8）16
解：（1111101000）2（1000）10
（1750）8（1000）10
（3E8）16（1000）10
15列数分转换二进制数：（210）8（136）10（88）16
解：结果：（10001000）2
16 列数分转换成八进制数：（111111）2（63）10（3F）16
解：结果（77）8
17 列数分转换成十六进制数：（11111111）2（377）8（255）10
解：结果（FF）16
18 转换列数求转换保持原精度：
解：（1125）10（10010000000）10 ——数点少取10位
（0010 1011 0010）2421BCD（11111100）2
（01101010）余3循环BCD码（11110）2
19 列代码表示（123）10（101101）2：
解：（1）8421BCD码：
（123）10（0001 0010 0011）8421BCD
（101101）2（1125）10（0001 00010010 0101）8421BCD
（2）余3 BCD码
（123）10（0100 0101 0110）余3BCD
（101101）2（1125）10（0100 01000101 1000）余3BCD
110 已知A（1011010）2B（101111）2C（1010100）2D（110）2
（1） 二进制运算规律求A+BABC×DC÷D
（2） ABCD转换成十进制数求A+BABC×DC÷D结果（1）进行较
解：（1）A+B（10001001）2（137）10
AB（101011）2（43）10
C×D（111111000）2（504）10
C÷D（1110）2（14）10
（2）A+B（90）10+（47）10（137）10
AB（90）10（47）10（43）10
C×D（84）10×（6）10（504）10
C÷D（84）10÷（6）10（14）10
两种算法结果相
111 试8421BCD码完成列十进制数运算
解：（1）5+8（0101）8421BCD+（1000）8421BCD1101 +0110（1 0110）8421BCD13
（2）9+8（1001）8421BCD+（1000）8421BCD1 0001+0110（1 0111）8421BCD17
（3） 58+27（0101 1000）8421BCD+（0010 0111）8421BCD0111 1111+ 0110（1000 0101）8421BCD85
（4）93（1001）8421BCD（0011）8421BCD（0110）8421BCD6
（5）8725（1000 0111）8421BCD（0010 0101）8421BCD（0110 0010）8421BCD62
（6）843348 （1000 0100 0011）8421BCD（0011 0100 1000）8421BCD
0100 1111 1011 0110 0110（0100 1001 0101）8421BCD495
112 试导出1位余3BCD码加法运算规
解：1位余3BCD码加法运算规
加法结果合法余3BCD码非法余3BCD码时应结果减3修正[减(0011)2]相加程中产生高位进位时应产生进位代码进行加33修正[加(0011 0011)2]
21 ABC三输入信号试列出列问题真值表写出项表达式∑m（ ）
（1）果ABC均0中信号1时输出F1余情况F0
（2）ABC出现奇数0时输出1余情况输出0
（3）ABC两两1时输出1余情况输出0
解：F1(ABC)∑m（0124）
F2(ABC)∑m（0356）
F3(ABC)∑m（3567）
22 试真值表证明列等式：
（1）A`B+B`C+A`CABC+`A`B`C
（2）`A`B+`B`C+`A`CAB BC AC
证明：（1）
ABC
A`B+B`C+A`C
ABC
ABC+`A`B`C
000
001
010
011
100
101
110
111
1
0
0
0
0
0
0
1
000
001
010
011
100
101
110
111
1
0
0
0
0
0
0
1
真值表相等式成立
（2）略
23 列函数说明输入变量取值组合输出1？
（1）F（ABC）AB+BC+AC
（2）F（ABC）(A+B+C)(`A+`B+`C)
（3）F（ABC）(`AB+`BC+A`C)AC
解：题真值表化成项表达式卡诺图等种方法求解
（1）F输出1取值组合：011101110111
（2）F输出1取值组合：001010011100101110
（3）F输出1取值组合：101
24 试直接写出列式反演式偶式
(1) F(ABCDE)[(A`B+C)·D+E]·B
(2) F(ABCDE)AB+`C`D+BC+`D+`CE+B+E
(3) F(ABC)`A`B+C `AB C
解：(1) `F[(`A+B)·`C+`D]·`E+`B
F'[(A+`B)·C+D]·E+B
(2) `F(`A+`B)(C+D)·(`B+`C)·D·(C+`E)·`B·`E
F'(A+B)(`C+`D)·(B+C)·`D·(`C+E)·B·E
(3)`F(A+B)·`C+ A+`B+C
F'(`A+`B)·C+`A+B+`C
25 公式证明列等式：
(1)`A`C+`A`B+BC+`A`C`D`A+BC
(2) AB+`AC+(`B+`C) DAB+`AC+D
(3) `BC`D+B`CD+ACD+`AB`C`D+`A`BCD+B`C`D+BCD`BC+B`C+BD
(4) A`B`C+BC+BC`D+A`BD`A + B +`C+`D
证明：略
26 已知`ab+a`baÅb`a`b+aba¤b证明：
（1） aÅbÅca¤b¤c
（2） aÅbÅc`a¤`b¤`c
证明：略
27试证明：
（1）`a`b+ a b0a x+b ya`x + b`y
（2）`a b+a`bc`a c + a`cb
证明：略
28 列函数展开成项：
（1） F（ABC）A+BC
（2） F（ABCD）（B+`C）D+(`A+B) C
（3） F(ABC)A+B+C+`A+B+C
解：（1）F（ABC）∑m(3456)
(2) F（ABCD）∑m(135679131415)
(3) F(ABC)∑m(026)
29 题28中题写成项表达式结果28题结果进行较
解：（1）F（ABC）∏M(012)
(2) F（ABCD）∏M(248101112)
(3)F（ABC）∏M(13457)
210 试写出列函数表达式F`FF¢项表达式
（1） FABCD+ACD+B`C`D
（2） FA`B+`AB+BC
解：（1）`F∑m(012356789101314)
F'∑m(12567891012131415)
(2) `F∑m(01231213)
F'∑m(2312131415)
211试公式法列表达式化简简式
（1）FA+AB`C+ABC+BC+B
解：F A+B
(2) F(A+B)(A+B+C)(`A+C)(B+C+D)
解：F'AB+`AC
(3) FAB+`A`B ·BC+`B`C
解：FAB+`B`C+`AC
：F`A`B+A`C+BC
(4) FA`C`D+BC+`BD+A`B+`AC+`B`C
解：FA`D+C+`B
(5) FAC+`BC+B(A`C+`AC)
解：FAC+`BC
212 卡诺图列函数化简简式
（1）F(ABC)åm(012457)
解：F`B+`A`C+AC
图略
（2）F(ABCD)åm(025679101415)
解：FA`B`CD+`A`B`D+`ABD+BC+C`D
图略
（3）F(ABCD)åm(014791013) +åf (2581215)
解：F`C+BD+`B`D
图略
（4）F(ABCD)åm(71315) `A`B`C0 `AB`C0 `A`BC0
解：F(ABCD)BD
图略
(5) F(ABCD)AB`C+A`B`C+`A`BC`D+A`BC`DABCD时1时0
解：F(ABCD)`B`D+A`C
图略
（6）F(ABCD)ÕM (571315)
解：F`B+`D
图略
（7）F(ABCD)ÕM (139101415)
解：F`A`D+`AB+`C`D+B`C+A`BCD
图略
（8）F(ABCDE)åm(04567811131516202122232425272931)
解：F`C`D`E+`BC+CE+BDE+ABE
图略
213 卡诺图列函数化简式
（1）F(ABC)åm(012457)
解：F(A+`B+`C)(`A+`B+C)
图略
（2）F(ABC)ÕM (571315)
解： F(`B+`D)
图略
214 已知：F1(ABC)åm(12357) +åf (06)F2(ABC)åm(0346) +åf (25)求FF1ÅF2简式
解：FA+`B
41 分析图41电路逻辑功
解：（1）推导输出表达式（略）
(2) 列真值表（略）
（3）逻辑功：M0时实现3位然二进制码转换成3位循环码
M1时实现3位循环码转换成3位然二进制码
42 分析图P42电路逻辑功
解：(1)输入端开始逐级推导出函数表达式（略）
(2)列真值表（略）
(3)确定逻辑功假设变量ABC函数F1F2均表示位二进制数真值表知该电路实现位全减器功
ABCF1F2分表示减数减数低位位位差位高位位
43分析图43电路逻辑功
解：实现1位全加器
44 设ABCD8421BCD码试少非门设计判断该8421BCD码否等5电路该数等5F 1否0
解： 逻辑电路图示：
45 试设计2位二进制数法器电路
解：电路量简单希门数越少越电路四输出函数圈卡诺圈时量选择卡诺圈减少逻辑门数量电路图略
46 试设计8421BCD码转换成余3码电路
解： 电路图略
47 双轨输入条件少非门设计列组合电路：
解：略
48 双轨输入信号少非门设计题47组合电路
解：表达式化简简式：
(1)F(A+C)(`A+B+`C) A+C+`A+B+`C
(2)F(C+`D)(B+D)(A+`B+C) C+`D+B+D+A+`B+C
(3)F(`A+`C)(`A+`B+`D)(A+B+`D) `A+`C+`A+`B+`D+A+B+`D
(4)F(A+B+C)(`A+`B+`C) A+B+C+`A+`B+`C
49 已知输入波形ABCD图P44示采非门设计产生输出波形F组合电路
解： FA`C+`BC+C`D电路图略
410 电话室3种电话编码控制紧急次序排列优先权高低：火警电话急救电话普通电话分编码111001试设计该编码电路
解：略
411 试24译码器扩展成416译码器
解：
A1 `EN `Y3
A0 24 `Y2
译码器 `Y1
`Y0
A3
A2
`EN
A1 24(4)
A0 `Y0`Y1`Y2`Y3
`EN
A1 24(2)
A0 `Y0`Y1`Y2`Y3
`EN
A1 24(1)
A0 `Y0`Y1`Y2`Y3
A1
A0
`EN
A1 24(3)
A0 `Y0`Y1`Y2`Y3
`Y0`Y1`Y2`Y3 `Y4 `Y5`Y6`Y7 `Y8`Y9`Y10`Y11 ` Y12`Y13`Y14`Y15
412 试74138设计输出组合网络输入4位二进制码ABCD输出：
F1 ：ABCD4倍数
F2 ：ABCD2
F3 ：ABCD8～11间
F4 ：ABCD等0
解：电路图示：
413 试八选MUX扩展六十四选MUX
解：方法：
Y
Y7
Y6
Y1
Y0
D63
D57
D56
D55
D49
D48
D15
D9
D8
D7
D1
D0
A0
A1
A2
A3
A4
A5
0
0
1
A2 `Y0
A1 `Y1
A0 `Y2
74138 `Y3
E1 `Y4
`E2A `Y5
`E2B `Y6
`Y7
³1
EN
A2
A1
A0
D0
D1 74151(8) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(7) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(2) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(1) Y
D2
D3
D4
D5
D6
D7
方法电路图
方法二：
Y
A3
A4
A5
EN
A2
A1
A0
D0
D1 74151(1) Y
D2
D3
D4
D5
D6
D7
Y7
Y6
Y1
Y0
D63
D57
D56
D55
D49
D48
D15
D9
D8
D7
D1
D0
A0
A1
A2
EN
A2
A1
A0
D0
D1 74151(8) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(7) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(2) Y
D2
D3
D4
D5
D6
D7
EN
A2
A1
A0
D0
D1 74151(1) Y
D2
D3
D4
D5
D6
D7
方法二电路图
414 试74151实现列函数：
解：(1)电路图示：
(2)F(ABC)A`B+`AB+C
解：
EN
A2
A1
A0
D0
D1 74151 Y
D2
D3
D4
D5
D6
D7
A
B
C
0
1
1
1
1
1
0
1
F
(3)F(ABCD)A`BC+B`CD+AC`D
解：
EN
A2
A1
A0
D0
D1 74151 Y
D2
D3
D4
D5
D6
D7
A
B
C
0
0
D
0
0
1
D
`D
F
解：
令AA2 BA1 CA0 ：D0 D7 `D D1 D D6 1 D2 D3 D4 D5 0
相应电路图图示：
(5)F(ASCDE)AB`CD+`ABCE+`B`C`DE
解：电路图略
415 ½74153实现列函数：
解：电路图：
（2）F(ABC)åm(1247)
EN
A1
A0
D0 Y
D1
D2
D3
A
B
`C
`C
C
C
F
解：
416 试图4231基础增加片7485构成25位数较器
解：
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A
B20
A24A23A22A21
B24 B23B22B21
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A
B5
A9A8A7A6
B9B8B7B6
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A
B0
A4A3A2A1
B4B3B2B1
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A
B10
A14A13A12A11
B14 B13B12B11
A3A2A1A0 B3B2B1B0
(A>B)i
(AB)i 7485
(A
B15
A19A18A17A16
B19 B18B17B16
FA>B FAB FA
417 设AA3A2A1A0BB3B2B1B0均8421BCD码试74283设计AB求电路（附加器件）
解：设CO S3S2S1S0AB二进制CO1S3S2S1S0>1001时须加0110修正项进行调整计算结果C4C3C2C1C0
0
0
S0
S1
S2
S3
A3
A2
A1 CO
A0 S3
CI 74283 S2
B3 S1
B2 S0
B1
B0
³1
&
B0
B1
B2
B3
A0
A1
A2
A3
A3
A2
A1 CO
A0 S3
CI 74283 S2
B3 S1
B2 S0
B1
B0
C4
C3
C2
C1
C0
418 742838421BCD码转换余3BCD码
解：电路图右示：
420 742838421BCD码转换5421BCD码
解：
421 设AA3 A2 A1 A0 BB3 B2 B1 B0 两4位二进制数试748574157（四二选MUX）构成较电路中数输出试画出逻辑图
422 分析图示组合网络中 ABCD 01001101变化时 ABCD 10001101变化时否会出现险？试增加余项取样脉方法避免险现象
解 ：1 ABCD 01001101变化时：电路中存功险
2 ABCD 10001101变化时： 电路中存功险
判断否逻辑险：AC 10 时存0型逻辑险
3．增加余项方法消逻辑险：
4．加取样脉法避免险：
51 基触发器逻辑符号输入波形图P51示试作出 QQ 波形
图 P51
52 图P52电路开关SA点拨B点B点拨回A点程中AB两点电压波形图中示试作出 Q Q 端波形
图 P52
53 分析图P53逻辑功：列出真值表导出特征方程说明 SD RD 效电
解：(1)列真值表 略
54 图P54电路试导出特征方程说明AB取值约束条件
解：(1)列真值表 略
55 试写出图P55触发器电路特征方程
CP0时Qn+1Qn
图 P55
56 试写出图P56触发器电路特征方程
图 P56
（b）～（h）略
57 维阻D触发器CPD信号图P57示设触发器Q端初态0试作Q端波形
图P57 图P58
58 维阻D触发器构成电路图P58示试作Q端波形
解：特征方程： Q端波形图P58示
510 画出图P510中Q端波形设初态0
解：Q端波形图P510示
图P510
511 画出图P511电路Q端波形设初态0
解：Q端波形图P511示
图P511
P512
512 画出图P512电路中Q1Q2 波形
Q端波形图P512示
513 画出图P513电路中 Q1 Q2 波形
图P513
514 试作出图P514中Q端Z端波形设Q初态0
解： QZ端波形图P514示
图P514 图P515
515 画出图P515电路中Q端波形
解：Q端波形图P515示
516 试作出图P516电路中QAQB 波形
解：Q端波形图P516示
图P516 图P517
517 试作出图P517电路中Q1Q2 波形
解：Q端波形图P517示
518 试作出图P518电路中Q1Q2波形（设Q1Q2初态均0）说明Q1
Q2CP2少分频
解：Q端波形图P518示
Q1Q2CP24分频
图P518 图P519
519 已知电路图P519试作出Q端波形设Q初态0
解：Q端波形图P519示
520 已知输入uI输出uO波形分图P520示试两D触发器该输入波形uI转换成输出波形uO
解：实现电路图P520示
图P520
521 试分公式法列表图解法SR触发器转换成JK触发器
解：
略
61 试分析图示电路
解：1）分析电路结构：略
2）求触发器激励函数：略
3)状态转移表：略
4)逻辑功：实现串行二进制加法运算X1X2加数加数Qn低位进位Qn+1表示高位进位电路CP实现次加法运算状态转换次
例X1110110X2110100
运算表示：LSBóMSB
节拍脉CP
CP1 CP2 CP3 CP4 CP5 CP6 CP7
加数 X1
0 1 1 0 1 1 0
加 数 X2
0 0 1 0 1 1 0
低位进位 Qn
0 0 0 1 0 1 1
高位进位Qn+1
0 0 1 0 1 1 0
位 Z
0 1 0 1 0 1 1
62 试作出101序列检测器状态图该步电路根输入线X根输出线Z应输入序列1011输出Z1余情况输出0
（1） 101序列重叠例：X：010101101 Z：000101001
（2） 101序列重叠：X：0101011010 Z：0001000010
解：1）S0：起始状态收101序列重新开始检测
S1：收序列起始位1
S2：收序列前2位10
2）
63列原始状态表进行化简： (a)
解：1）列隐含表：
2）进行关联较
3）列化状态表：
(b)
S（t）
N（t）Z（t）
X0
X1
A
B0
H0
B
E0
C1
C
D0
F0
D
G0
A1
E
A0
H0
F
E1
B1
G
C0
F0
H
G1
D1
解：1）画隐含表：
2）进行关联较：
3)列化状态表：
S（t）
N（t）Z（t）
X0
X1
a
b0
h0
b
e0
a1
e
a0
h0
h
e1
b1
64 试画出MSI移存器74194构成8位串行à行码转换电路（3片741942片74194D触发器）
解：1）3片74194：
2）2片74194D触发器
状态转移表
65试画出74194构成8位行à串行码转换电路
状态转移表：
Q0' Q1' Q2' Q3' Q4' Q5' Q6' Q7' Q8'
M0 M1
操 作
启动
F F F F F F F F
1 1
准备入
CP1
0 D0' D1' D2' D3' D4' D5' D6' D7'
10
准备右移
CP2
1 0 D0' D1' D2' D3' D4' D5' D6'
10
准备右移
CP3
1 1 0 D0' D1' D2' D3' D4' D5'
10
准备右移
CP4
1 1 1 0 D0' D1' D2' D3' D4'
10
准备右移
CP5
1 1 1 1 0 D0' D1' D2' D3'
10
准备右移
CP6
1 1 1 1 1 0 D0' D1' D2'
1 0
准备右移
CP7
1 1 1 1 1 1 0 D0' D1'
1 0
准备右移
CP8
1 1 1 1 1 1 1 0 D0'
1 1
准备入
66 试分析题图66电路画出状态转移图说明启动性
解：激励方程：略
状态方程：略
状态转移表：
111
序号
Q3 Q2 Q1
110
010
001
000
效循环
0
1
2
3
4
5
000
001
010
011
100
101
011
100
101
偏离状态
110à111
111à000
状态转移图
该电路具启动性
67 图P67步加减逆二进制计数器试分析该电路作出X0X1时状态转移表
解：题67状态转移表
X
Q4n
Q3n
Q2n
Q1n
Q4n+1
Q3n+1
Q2n+1
Q1n+1
Z
0
0
0
0
0
1
1
1
1
1
0
1
1
1
1
1
1
1
0
0
0
1
1
1
0
1
1
0
1
0
0
1
1
0
1
1
1
0
0
0
0
1
1
0
0
1
0
1
1
0
0
1
0
1
1
1
0
1
0
0
0
1
0
1
0
1
0
0
1
0
0
1
0
0
1
1
0
0
0
0
0
1
0
0
0
0
1
1
1
0
0
0
1
1
1
0
1
1
0
0
0
0
1
1
0
0
1
0
1
0
0
0
1
0
1
0
1
0
0
0
0
0
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
1
0
0
0
0
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
1
0
0
1
0
1
1
0
0
1
1
1
0
1
0
1
1
1
1
0
0
0
0
1
1
0
0
0
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1
1
0
1
0
1
0
1
1
0
1
1
0
1
1
1
1
0
0
0
1
1
1
0
0
1
1
0
1
0
1
1
1
0
1
1
1
1
0
0
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
68分析图68电路画出全状态转移图说明否启动
解：
状态转移图：
偏离态够进入效循环该电路具启动性
逻辑功：该电路M5异步计数器
69IKFF设计符合列条件步计数器电路
X0时M5加法计数器状态01234
X1时M5减法计数器状态76543
解：
610试改D触发器实现第9题述功电路
解：略
611试JKFF设计符合图611波形具备启动性步计数电路
CP
0 1 2 3 4 5
Q1
Q2
Q3
解：略
612 四DFF设计电路：
（1） 异步二进制加法计数器
（2） （1）基础复0法构成M12异步加法计数器
解：（1）
（2）反馈状态1100
613 四DFF设计电路：
（1）异步二进制减法计数器
（2）（1）基础复0法构成M13异步计数器
解：
题613（2）电路图
614 DFF适门电路实现图614输出波形Z
提示：先DFF构成M5计数器Q3Q2Q1CP设计组合网络实现输出波形
CP
Z
000 001 010 011 100
解：
615 试DFF非门实现图615设计电路求发光二极前3s亮2s暗周期性重复
解：
616 试写出图616中电路状态转移表
（a） (b)
解：（a） (b)
CRQ3Q1 LDQ3Q1
Q3 Q2 Q1 Q0
Q3 Q2 Q1 Q0
0000
0001
0010
0011
0100
0101
0110
0111
0011
0100
0101
0110
0111
1000
1001
1010
1000
1001
M10 M8
617 写出图617电路状态转移表模长M
解：状态转移表：
Q3 Q2 Q1 Q0
0000
0011
0100
0111
1000
1011
1100
1111
置3
置7
置11
置15
M8
618 试分析图618实现M分频
解：74161（1）`Q3接74161（2）CP两74161异步级联反馈状态（4C）H76利异步清0端M76
619试74161设计循环序01234510111213141501…模长12计数电路
解：
具启动性`Q3`Q1接入非门
620 试74161设计8421BCD译码显示0~59计数60分频电路
解：
CP
M6 M10
621 试TFF实现符合述编码表电路
Q3 Q2 Q1 Q0
0000
0100
0101
0110
0111
1000
1100
1101
1111
解：略
622 试分析图622（a）（b）2计数器分频少？
解：MM1×M263
623 试说明图623电路模值少画出74160（Ⅰ）Q0Q1Q2Q3端74160（Ⅱ）Q0`RD端波形少画出周期
解：M15
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
(Ⅰ)Q0
(Ⅰ)Q1
(Ⅰ)Q2
(Ⅰ)Q3
(Ⅱ)Q0
`RD
624 试写出图624中电路状态编码表模长
解：（1）异步清08421BCD码 （2）异步置9 5421BCD码
Q3 Q2 Q1 Q0
Q0 Q3 Q2 Q1
0000
0001
0010
0011
0100
M5
0000
0001
0010
0011
0100
1000
1001
1100
M8
625 试7490设计8421BCD编码模7计数器（1）R01R02作反馈端（2）S91S92作反馈端
解：（1） （2）
626 试7490设计5421BCD编码模7计数器（1）R01R02作反馈端（2）S91S92作反馈端
解： （1） （2）
627 写出图627分频电路模长
解：M16M28 电路模长应68公倍数24M24
628 写出图628模长第状态状态
解：M17M28 电路模长应78公倍数56M56
629 图629串入入—串出8位移存器74165逻辑符号试74165设计行—串行转换电路连续断行输入8位数转换成串行输出组数串行输出完毕时立装入组新数器件线试设计出完整电路
解：
630 电路图630示试写出编码表模长说明理
解：
Q3 Q2 Q1 Q0
0000
0001
0010
0011
0100
0101
0110
0111
1000
M10反馈状态11008421BCD码中会出现模长10
631 现信号f1100Hz矩形波试两块7490该信号变换成f02Hz方波
解：
M15（8421BCD） M210（5421BCD）
632 试片7490JKFF构成M12分频电路求该电路第状态0001
解：
633 题中求输出8421BCD译码显示时计数状态0102…1112编码试片7490JKFF实现电路
解：
634 试片7490片八选数选择器74151实现图614输出波形Z
CP
Z
解：
635 DFF设计移位型序列信号发生器求产生序列信号
（1） 11110000…（2）111100100…
解：
（1）电路图：
（2）
636 试DFF设计序列信号发生器该电路产生序列信号1110100…
解：
637 试JKFF设计循环长度M12序列信号发生器
解：该题求设计已知序列长度序列信号发生器修改长线性序列方法
638 分析图628电路试写出编码表模长
解：状态编码表：(中Q0¢第二74194Q0)
序号
Q0 Q1 Q2 Q3 Q0'
Z
启动
1
2
3
4
5
6
7
8
9
00000
10000
11000
11100
11110
11111
01111
00111
00011
00001
0
0
0
0
0
1
1
1
1
1
M10
639试写出图63974194输出端编码表数选择器输出端F处序列信号
解： F处序列：0100001011
640 写出图640中74161输出端状态编码表74151输出端产生序列信号
解： F处序列信号：1111000110
641 试写出图P641中74194输出端Q0处序列信号
解：Q0处序列信号：01110100110001
642 74194设计序列信号发生器产生序列信号：
（1）1110010…
（2）101101…
解：（1）F
1
1
1
1
1
1
M1 Q0 Q1 Q2 Q3
M0 74194 `CR
DSR DSL
>CP D0 D1 D2 D3
（2）F
M1 Q0 Q1 Q2 Q3
M0 74194 `CR
DSR DSL
>CP D0 D1 D2 D3
1
1
1
1
CP
0
题642（2）电路图
643 试7416174151少量非门实现功：S0时产生序列1011010S1时产生序列1110100
解：
EN
D0
D1 74151 Y
D2
D3
D4
D5
D6
D7 A2 A1 A0
1
S
1
`S
S
`S
`S
F
&
1
P Q3 Q2 Q1 Q0
T 74161 Qcc
`LD `CR
>CP D3 D2 D1 D0
1
1
CP
题643电路图
644试7416174151干非门设计电路时输出两序列信号：Z1111100010Z2101110001（加控制信号）
解：
DSL
1
1
³1
1
0
1
Q0
1
0
1
Q0
1
1
CP
0
EN
D0
D1 74151 Y
D2
D3
D4
D5
D6
D7 A2 A1 A0
P Q3 Q2 Q1 Q0
T 74161 Qcc
`LD `CR
>CP D3 D2 D1 D0
Z2
Z1
1
&
题644电路图
645 设计汽车尾灯控制电路汽车左右两侧3尾灯求：
（1）左转弯时左转弯开关控制左侧3灯题图P645示周期性亮灭
（2）右转弯时右转弯开关控制左侧3灯题图P645示周期性亮灭
（3）左右两开关作时两侧灯做样周期亮灭
（4）制动开关（制动器）作时6尾灯时亮转弯情况制动3转尾灯正常动作侧3尾灯均亮
B
C
A
亮
灭
灭
图P645
解：电路图：
&
³1
ST
³1
&
CR
³1
&
D `RD Q
>C1
`SD `Q
D `RD Q
>C1
`SD `Q
D `RD Q
>C1
`SD `Q
CP
1
³1
QRC
QRB
QRA
右尾灯
左尾灯
QLA
QLB
QLC
ST
CL
³1
1
³1
³1
&
³1
&
&
D `RD Q
>C1
`SD `Q
D `RD Q
>C1
`SD `Q
D `RD Q
>C1
`SD `Q
题645电路图
646 已知T213构成电路图P646示试作出QAQBQCQDQCC波形
解：
题646波形图
91 ROM中什字数什位数？标注存储器容量？
解：址译码器输出线称作字线字数表示字线数存储矩阵输出线称作位线(数线)位数表示位线数字线位线交叉占处—存储单元存储容量字数×位数表示
92 固定ROMPROMEPROME2PROM间异？
解：固定ROMPROMEPROME2PROM读存储器工作原理结构相址译码器存储矩阵输出电路构成址译码器选中某字该字干位时输出电路输出存储矩阵M字字N位存储单元构成
处存储单元写入擦方式固定ROM出厂时结构数已固定户更改适存储批量生产程序数常集成微控制器中作程序存储器PROM户写入数次性写入更改适存储中批量生产程序数EPROM数通紫外线擦重新写入擦数百次写入字节需50ms适开发研制阶段存储数程序常修改E
2PROM数通电擦工作时间时擦写擦数10~1000万次写入字节需20ms适合信息量常改写掉电保存场合
93 试ROM阵列图实现列组输出逻辑函数
F1(ABC)`AB+A`B+BC
F2(ABC)åm(3457)
F3(ABC)`A`B`C+`A`BC+`ABC+AB`C+ABC
解：
1
1
1
A
B
C
F1
F2
F3
图931 题93阵列图
94 适规模PROM设计2位全加器输入加数加数分a2a1b2b1低位进位CI输出位å2å1高位进位CO2
解：阵列图图示：
1
1
1
a1
b1
CO2
å2
1
1
b2
a2
CI
å1
图932 题94阵列图
95PROM实现列码制转换：
（1）4位二进制然码转换成二进制格雷码
（2）4位二进制格雷码转换成二进制然码
图933 题95（1）阵列图
图934 题95（2）阵列图
96 ROMRAM区什？适场合？
答：区ROM工作时读出写入断电存数会丢失
RAM工作时位读写掉电数丢失
ROM适存放固定信息
RAM适存放暂存信息
97 容量256×464K×11M×8128K×16ROM试分回答
(1) ROM少基存储单元
(2) ROM次访问基存储单元
(3) ROM少址线
答 (1) 分10241024×641M×8128K×16
（2）分41816
（3）分2 162017条址线
98 2114RAM（1024×4位）存储器64×64矩阵址输入线行址输入线
列址输入线输入输出线少条？条列选择输出线时接位？
答：址输入线 10条
行址输入线 6条
列址输入线 4条
输入输出线 4条
条列选输出线时接 四位
99 试5位扩展方法两片256×4位RAM组成256×8RAM画出电路图
图935 题99RAM扩展图
910 2114构成2K×8静态存储器画出逻辑图
（参阅教材P236例921）
911说明串行存储器ROMRAM区串行存储器根分种形式？
根移位寄存器采类型分种？
答：（1） SAM工作时读出写入点相RAMROMRAM
位读写SAM中数次序串行写入读出读写时间较长非破坏性读写
（2） 结构分类分：先进先出先进出
（3） 分MOS移位寄存器型SAMCCD移位寄存器型SAM
101 PLD器件种分类方法？方法划分PLD器件分种类型？
解：PLD器件通常两种分类方法：集成度分类编程方法分类集成度分类PLD器件分低密度编程逻辑器件（LDPLD）高密度编程逻辑器件（HDPLD）两种具体分类：
编程方法分类PLD器件分次性编程编程逻辑器件紫外线擦编程逻辑器件电擦编程逻辑器件采SRAM结构编程逻辑器件四种
102 PLAPALGALFPGA等PLD器件基结构什？
解：PLA阵列阵列编程PAL阵列编程阵列固定输出结构固定GAL阵列编程阵列固定输出结构户编程定义FPGACLBIRIOBSRAM构成逻辑功块（CLB）排列成阵列结构通编程部互连资源（IR）连接逻辑功块实现定逻辑功分布芯片四周编程IO模块（IOB）提供部逻辑电路芯片外部引出脚间编程接口呈阵列分布静态存储器（SRAM）存放编程数
103 PAL器件输出反馈结构种？什特点？
解：PAL器件输出反馈结构种：
（1） 专输出结构：输出端门者非门者互补输出结构
（2） 编程输入输出结构：输出端具输出三态缓器输出反馈特点
（3） 寄存器输出结构：输出端具输出三态缓器D触发器D触发器端反馈阵列
（4） 异输出结构：寄存器输出结构类似阵列输出端增加异门
104 试分析图P104出PAL16R4构成时序逻辑电路逻辑功求写出电路激励方程状态方程输出方程画出电路状态转移图工作时11脚接低电图中画×门表示编程时没利未编程时门输入端均熔丝列线相连输出恒0简化作图输入端交叉点×画改门符号里面×代（提示：R步清0控制端C进位信号输出端）
解：电路逻辑功：
输出循环码模16加法计数器R步清0控制端1效C进位信号输出端0时表示计数器处值
105 GALPAL异处？突出特点？
解：GALPAL相处：基结构阵列编程阵列固定PLD
相异处：PAL输出结构固定GAL输出结构户编程确定相部分PAL器件采熔断丝工艺GAL器件采EECMOS工艺
突出特点：PAL器件设计电路时应场合应选型号PAL器件相部分PAL器件次性编程型号GAL器件应设计场合次编程
106 GAL16V8OLMC种具体配置？
解：SYNAC0AC1（n）控制OLMC配置成5种工作模式：
（1） SYN1AC00AC1（n）1时专输入模式
（2） SYN1AC00AC1（n）0时专组合输出模式
（3） SYN1AC01AC1（n）1时反馈组合输出模式
（4） SYN0AC01AC1（n）1时时序电路中组合输出模式
（5） SYN0AC01AC1（n）0时寄存器输出模式
107 ispGAL16Z8结构GAL16V8相异处？
解：ispGAL16Z8包含GAL16V8结构外GAL16V8增加4条引线：数时钟DCLK串行数输入SDI串行数输出SDO方式控制MODE增加编程关附加控制逻辑移位寄存器
108 GAL16V8电子标签什作？字符组成？加密电子标签否读出？
解：电子标签起标识作供户存放种备查信息器件编号电路名称编程日期编程次数等电子标签8字节意字符组成受加密位控制时访问读出
109 GAL16V8作时序逻辑设计时时钟输出信号样加入？输出信号高电效低电效？
解：GAL16V8作时序逻辑设计时1脚接时钟信号CLK11脚接输出信号低电效
1010 GAL16V8输出少积项？求GAL16V8实现包含9积项函数FPT1+ PT2+ PT3+ PT4+ PT5+ PT6+ PT7+ PT8+ PT9办？
解： GAL16V8输出8积项令F1 PT1+ PT2+ PT3+ PT4+ PT5+ PT6+ PT72OLMC实现函数F（时GAL16V8OLMC工作反馈组合输出模式实现7积项相加）OLMC实现7积项相加（函数F1）相应芯片引脚输出反馈阵列F1作输入项OLMC实现F1PT8PT9相加相应芯片引脚输出实现函数F
1011 Xilinx公司LCA系列FPGA种逻辑单元组成？逻辑单元分起什作？
解：Xilinx公司LCA系列FPGA编程逻辑模块（CLB）编程IO模块（IOB）编程互连资源（IR）静态存储器（SRAM）4种逻辑单元组成
CLB实现规模组合时序逻辑电路IOB连接部逻辑电路芯片外部引出脚IR连接CLBCLBCLBIOB实现复杂逻辑功SRAM存放编程数
1012 XC2000系列CLB组合逻辑电路输入线输出线根？够实现什样逻辑函数？
解：XC2000系列CLB组合逻辑电路4输入线（ABCD）2输出线（XY）够实现4变量组合逻辑函数两3变量组合逻辑函数含ABCDQ五变量组合逻辑函数
1013 XC2000系列IOB够配置种IO形式？
解：XC2000系列IOB够配置5种IO形式：组合输入寄存器输入组合输出带三态控制输出缓双IO
1014 XC2000系列IR种形式？分起什作？
解：XC2000系列IR分三类：金属线开关矩阵编程连接点金属线分通互连直接互连长线三种金属线连接模块通道形成CLBIOB组成电路开关矩阵编程连接点编程开关连接金属线段
1015 ispLSI器件结构分部分？
解：ispLSI器件结构分5部分：通逻辑模块（GLB）集总布线区（GRP）输出布线区（ORP）输入输出单元（IOC）时钟分配网络
1016 ispLSI 1000 系列GLB分部分？什功？
解：ispLSI 1000 系列GLB分4部分：阵列积项享阵列4输出逻辑宏单元控制逻辑
阵列：形成20积项积项享阵列：允许GLB4输出享阵列20积项4输出逻辑宏单元：实现组合输出时序输出控制逻辑：产生时钟信号复位信号输出信号
1017 ispLSI器件中积项种途请列出ispLSI 1000 系列20积项功
解：积项04813作异门输入作门输入直接作触发器输入
积项12171819加入相应门积项12作积项时钟复位信号积项19作复位信号输出信号
余积项作门输入
111什硬件描述语言？HDL语言相VHDL语言设计电子线路什优点？
解：描述硬件电路功信号连接关系定时关系种语言称硬件描述语言
HDL语言相VHDL语言优点：
1． 易享交流易VHDL代码工作台（工作站PC机）开发工具间交换
2． 设计结果工艺关设计者专心致力功需求规范实现需影响功工艺关素花费时间精力
3． 设计方法灵活支持广泛VHDL语言支持（Top Down）基库（LibraryBased）设计方法支持步电路异步电路FPGA机电路设计
4． 系统硬件描述力强VHDL语言具层次描述系统硬件功力系统数学模型直门级电路外高层次行描述低层次RTL描述结构描述混合
112 试简述VHDL语言设计电子线路般流程
解：谓VHDL设计指设计者编写代码然模拟器验证功代码综合成工艺关网络表翻译成门触发器等基逻辑元件组成原理图（门级电路）完成硬件设计VHDL般设计流程图P112示分5步进行
图P112 VHDL般设计流程
第1步：系统分析划分
第2步：行级描述仿真
第3步：RTL级描述仿真
第4步：逻辑综合
第5步：电路物理实现
113 VHDL语言设计单元组成？分什？部分单独编译源设计单元？
解：VHDL语言实体（entity）结构体（architecture）配置（configuration）包集合（package）库（library）5部分组成前4种分编译源设计单元
114 面功写实体(component_a)结构体(rtl)
d_out <＝ (a_in and b_in) and c_in
类型指定std_logic
解：entity component_a is
port (a_inb_inc_in in std_logic
d_out out std_logic)
end component_a 实体
architecture rtl of component_a is
begin
d_out <＝ (a_in and b_in) and c_in
end rtl 结构体
115 程序包两部分组成？包体通常包含容？
解：程序包面两部分组成：包头部分包体部分
包体(body)包头中指定函数程程序体组成描述包头中说明子程序（函数程）行包体元件architecture类
116 数类型bit库中定义？（）库程序包总见？
解：数类型bit标准库std中定义VHDL标准中规定工作库work标准库stdstd库中standard程序包总见
117 VHDL语言中3类数象——常数变量信号实际物理含义什？
解：常数恒定变值数字电路设计中常表示电源等
变量局部量暂时保存信息硬件间没应关系
信号电子电路部硬件连接抽象全局量应代表物理设计中某条硬件连接线
118 变量信号描述时区？
解：变量进程（process）子程序（包括函数（function）程（procedure）两种）中说明局部量信息带出做出定义前设计单元暂时保存信息硬件间没应关系变量赋值立生效存延时行赋值符号
信号VHDL行部分说明序部分行部分全局量进行进程间通信电子电路部硬件连接抽象应代表物理设计中某条硬件连接线信号赋值立进行需段延时信号新值明显体现硬件系统特征赋值符号<
119 bitstd_logic两种数类型什区？
解：数类型 bit 两种取值0’ 1’
数类型 std_logic 9种取值分U’X’0’1’Z’W’L’H’’
中U’ – Uninitialized （未定）
X’ Forcing Unknown（强未知）
0’ Forcing 0（强0）
1’ Forcing 1（强1）
Z’ High Impedance（高阻）
W’ Weak Unknown（弱未知）
L’ Weak 0（弱0）
H’ Weak 1（弱1）
’ Don’t care（关情况）
1110 VHDL语言中3表达式否等效？什？
a ＜ not b and (c or d)
a ＜ not b and c or d
a ＜ not (b and c) or d
解：3表达式等效（原略）
1111 进程（process）启动条件什？
解：启动进程进程结构中必须包含显式敏感信号表包含wait语句敏感信号表中wait语句敏感信号发生变化进程启动
1112 什层次化设计？
解：型设计中通常实体（称顶层实体）中包含干元件（实体）相互连接起元件嵌套低层元件包含更低层元件种设计方法称层次化设计利层次化描述方法已设计成果方便新设计中提高设计效率
1113 VHDL描述图p1113示方框图元件top中例化元件c1（2次）元件c2
图p1113
解：entity top is
port(abcd：in std_logicq：out std_logic)
end top
architecture hierarchy_top of top is
component c1
port(ab：in std_logicq1：out std_logic)
end component
component c2
port(d1d2：in std_logicq：out std_logic)
end component
signal ili2：std_logic
begin
u1：c1 port map(abil)
u2：c1 port map(cdi2)
u3：c2 port map(i1i2q)
end hierarchy_top
1114 试case语句设计四——十六线译码器
解：library ieee
use ieeestd_logic_1164all
entity deco_4_16 is
port(enin std_logic a in std_logic_vector(3 downto 0)
y out std_logic_vector(15 downto 0))
end deco_4_16
architecture rtl of deco_4_16 is
signal temp_out std_logic_vector(15 downto 0)
begin
process(ena)
begin
if (en'0') then
case a is
when 0000 > temp_out<1111111111111110
when 0001 > temp_out<1111111111111101
when 0010 > temp_out<1111111111111011
when 0011 > temp_out<1111111111110111
when 0100 > temp_out<1111111111101111
when 0101 > temp_out<1111111111011111
when 0110 > temp_out<1111111110111111
when 0111 > temp_out<1111111101111111
when 1000 > temp_out<1111111011111111
when 1001 > temp_out<1111110111111111
when 1010 > temp_out<1111101111111111
when 1011 > temp_out<1111011111111111
when 1100 > temp_out<1110111111111111
when 1101 > temp_out<1101111111111111
when 1110 > temp_out<1011111111111111
when 1111 > temp_out<0111111111111111
when others > temp_out<1111
end case
else
temp_out < 1111111111111111
end if
y < temp_out
end process
end rtl
1115 设计元件输入输出图p1115示该元件具面行：
sel
q
00
a nand b
01
a or b
10
a nor b
11
a and b
others
XX
图p1115
(1) if 语句
(2) case语句
(3) when else语句
(1) if 语句
library ieee
use ieeestd_logic_1164all
entity component_1_if is
port(absel in std_logic_vector(1 downto 0)
q out std_logic_vector(1 downto 0))
end component_1_if
architecture component_1_if_rtl of component_1_if is
begin
process(absel)
begin
if (sel00) then q< a nand b
elsif (sel01) then q< a or b
elsif (sel10) then q< a nor b
elsif (sel11) then q< a and b
else
q< XX
end if
end process
end component_1_if_rtl
（2）case语句 略
（3）when else语句略
121 试述系统算法流程图 ASM图相相异处间关系
解：相点：描述数字系统功普通常工具约定图形指线(箭头线)简练文字说明描述系统基工作程描述系统工作流程
点：算法流程图种事件驱动流程图表示事件发生先系统时序关ASM图已具体时钟CP驱动流程图表示事件精确时间间隔序列算法流程图传输框应ASM图中状态框控制器状态
关系：算法流程图推导ASM图关键决定算法流程图传输框应该转化成ASM图状态框条件框时应该根时序关系增加状态框转换原3条：
原1：ASM图起始点应安排状态框
原2：必须状态框分开时钟周期完成寄存器操作
原3：果判断框中转移条件受前寄存器操作影响应间安排状态框
122 T1状态果控制输入YZ分等10系统实现条件操作：寄存器
增1转换状态T2试述条件画出部分ASM图
T1
11
10
REG←REG+1
YZ
0Ø
T2
123 试分画出满足列状态转换求数字系统ASM图：
(1)果X＝0控制器状态Tl变状态T2果X＝1产生条件操作．状态T1变状态T2
(2)果X＝1控制器状态T1变状态T2然变状态T3果X＝0控制器
状态T1变状态T3
(3)T1状态XY＝00变状态T2XY＝0l变状态T3XY＝10变状态T1否变状T4
X
1
T2
0
T1
（1）
（2）（3）略
124 数字系统ASM图表示题图124试态触发器方法实现系统控制器
题图 124
解：略
125 控制器状态转移图图125示四状态两输入端请完成列问题
(1)试画出等效ASM图(状态框空)
(2)数选择器译码器实现控制器
图125 控制器状态转移图
解：
（1）
（2）略
126 设计数字系统3四位寄存器ABC实现列操作：
(1)启动信号出现传送两二进制数AB
(2)果A＜B左移A容结果传送C
(3)果A＞B右移B容结果传送C
(4)果A＝B数传C
解：略
127 根题图127示ASM图写出控制器状态转移图画出控制器电路
题图127
解：X1X2X3X4Z1Z2Z3
00´´000
1´´´000
T1
T0
01´´000
´´00000
´´´´100
´´´´100
´´1´000
1´01010
T2
T4
´´´´010
0´01010
T3
控制器电路图略
128 图128示ASM图状态化简请画出简化ASM图
图128 ASM图
解：简化ASM图：
129 某系统ASM图部分VHDL描述请补全该程序画出该系统ASM图
解：增加程序：
该系统ASM图：
S0
Z0
0
0
0
S2
1
X
1
X
S1
Z1
Z0
0
0
X
1
S3
Z0
0
0
X
1
1210 某系统实现序列检测两输入序列AB两序列出现A1B1A1B0A0B0时输出Z1否输出0根述求写出含两进程(Process)VHDL程序
解：
1211 根题1210求写出含三发进程（Process）VHDL程序中描述触发器描述次态转移描述输出逻辑
解：
1212 根题1210求写出进程VHDL程序
解：
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