EDA实验报告（四选一、四位比较器、加法器、计数器、巴克码发生器）

实验1 4选1数选择器设计
实验目
1．学EDA软件基操作
2．学原理图进行设计输入
3．初步掌握器件设计输入编译仿真编程程
4．学实验开发系统方法
二实验仪器器材
1．EDA开发软件 套
2．微机 台
3．实验开发系统 台
4．印机 台
三实验说明
实验通基门电路完成4选1数选择器设计初步掌握EDA设计方法中设计输入编译综合仿真编程程实验结果通实验开发系统验证实验开发系统选择高低电开关作输入选择发光二极显示输出电值
实验Quartus II 软件作设计工具求熟悉Quartus II 软件环境基操作设计输入编译适配程等
实验中设计文件求原理图方法输入实验时注意原理图编辑器方法例元件连线网络名放置方法放缩存盘退出等命令学会脚锁定编程载方法等
四实验求
1．完成4选1数选择器原理图输入进行编译
2．设计电路进行仿真验证
3．编程载实验开发系统验证设计结果
五实验结果
4选1数选择器原理图：

仿真波形图：

脚分配：























实验2 四位较器

实验目
1．设计四位二进制码较器实验开发系统验证
2．学层次化设计方法
二实验仪器器材
1．EDA开发软件 套
2．微机 台
3．实验开发系统 台
4．印机 台
5．器件材料 干
三实验说明
实验实现两4位二进制码较器输入两4位二进制码输出M（AB）G（A>B）L（A
四实验求
G




COMP4
1．硬件描述语言编写四位二进制码

较器源文件
M

2．设计进行仿真验证

3．编程载实验开发系统进行

硬件验证
L






四位较器功框图
五实验结果
四位较器VHDL源文件：

library ieee
use ieeestd_logic_1164all
entity comp4 is
port( A3A2A1A0 in std_logic
B3B2B1B0 in std_logic
GML out std_logic)
end comp4
architecture behave of comp4 is
begin
p1 process(A3A2A1A0B3B2B1B0)
variable comb1comb2 std_logic_vector(3 downto 0)
begin
comb1A3&A2&A1&A0
comb2B3&B2&B1&B0
if(comb1>com2) then G<’1’ M<’0’ L<’0’
elsif(comb1 else L<’1’ G<’0’ M<’0’
end if
end process p1
end behave
仿真波形图：


脚分配：














试验3 行加法器设计

试验目
1设计4位加法器
2体会VHDL进行逻辑描述优点
3熟悉层次化设计方法
二试验仪器器材
1EDA开发软件 套
2微机 台
3试验开发系统 台
4印机 台
5器材材料 干
三试验说明

a3
试验实现4位二进制数加法器功框图图示试验时高低电开关作输入数码作输出（发光二极）脚锁定根试验系统行安排




adder4

a2
a1
a0
b3
b2
b1
b0
ci
s3
s2
s1
s0
co
全加器功框图

四实验求
1．硬件描述语言编写4位二进制数全加器源文件
2．设计文件进行编译
3．仿真设计文件
4．编程载进行试验验证
五试验结果
4位二进制全加器源文件：
library ieee
use ieeestd_logic_1164all
entity adder4 is
port(ab in std_logic_vector(3 downto 0)
cin in std_logic_vector(3 downto 0)
sum out std_logic_vector(3 downto 0)
count out std_logic)
end adder4
architecture behavioral of adder4 is
begin
p1process(abcin)
variable vsum std_logic_vector(3 downto 0)
variable carry std_logic
begin
carrycin
for i in 0 to 3 loop
vsum(i)(a(i) xor b(i)) xor carry
carry(a(i) and b(i)) or (carry and (a(i) or b(i)))
end loop
sumcount end process p1
end behavioral
仿真波形图：

脚分配：

实验4 计数器设计

实验目
计数器实际中常时序电路模块实验目掌握HDL描述计数器类型模块基方法
二实验仪器器材
1．EDA开发软件 套
2．微机 台
3．实验开发系统 台
4．印机 台
5．器材材料 干
三实验说明
计数器数字电路系统中重功模块设计时采原理图HDL语言完成载验证时计数时钟选连续单脉数码显示计数值
四实验求
1．设计带计数允许输入端复位输入端进位输入端十进制计数器
2．编制仿真测试文件进行功仿真
3．载验证计数器功
4．述设计建立元件符号
5．述基础分设计8421BCD码二进制计数100进制步计数器
五实验结果
十进制计数器程序：
library ieee
use ieeestd_logic_1164all
use ieeestd_logic_unsignedall
entity counter10 is
port(enresetclkin std_logic
qbuffer std_logic_vector(3 downto 0)
coout std_logic)
end counter10
architecture behav of counter10 is
begin
process(clken)
begin
if clk＇event and clk＇1＇ then
if reset＇1＇ then q<0000
elsif en＇1＇ then
if q<1001 then q else q<0000
end if
end if
end if
end process
co<＇1＇ when q1001 else ＇0＇
end behav
仿真波形图：

脚分配：

4_7译码器程序：
library ieee
use ieeestd_logic_1164all
entity decoder4_7 is
port( insign in std_logic_vector (3 downto 0)
outsign out std_logic_vector (6 downto 0))
end decoder4_7
architecture behave of decoder4_7 is
begin
process(insign)
begin
case insign is
when0000>outsign<0000001
when 0001>outsign<1001111
when 0010>outsign<0010010
when 0011>outsign<0000110
when 0100>outsign<1001100
when 0101>outsign<0100100
when 0110>outsign<1100000
when 0111>outsign<0001111
when 1000>outsign<0000000
when 1001>outsign<0001100
when OTHERS>outsign<1111111
end case
end process
end behave
100进制计数器原理图：


仿真波形图：

脚分配：







实验5 巴克码发生器

实验目
1．实现通信领域中常巴克码发生器
2．掌握规模编程逻辑器件实现时序电路方法
二实验仪器器材
1．EDA开发软件 套
2．微机 台
3．实验开发系统 台
4．印机 台
5．器件材料 干
三实验说明
巴克码发生器数通信雷达遥控领域相广泛应动产生周期性序列码实验求产生序列码信号（1110010）寄存器步时序电路实现够通实验开发系统验证试验结果两输入端中输出端时输出巴克码输出端输出节拍巴克码发生器功框图图示
四实验求
1．写出全部设计文件
2．编写测试量进行功仿真
3．载实验板验证
五实验结果
巴克码发生器程序：
library ieee
use ieeestd_logic_1164all
use ieeestd_logic_arithall
use ieeestd_logic_unsignedall
entity back is
port(clkresetin std_logic
dout1dout2out std_logic)
end back
architecture behave of back is
signal count7integer range 0 to 6
begin
process(clkreset)
begin
if reset＇1＇ then count7<0
elsif clk＇event and clk＇1＇ then
if count7<6 then
count7 else count7<0
end if
end if
dout2 end process
process(count7)
begin
case count7 is
when 0>dout1<＇1＇
when 1>dout1<＇1＇
when 2>dout1<＇1＇
when 3>dout1<＇0＇
when 4>dout1<＇0＇
when 5>dout1<＇1＇
when 6>dout1<＇0＇
when others>dout1<＇0＇
end case
end process
end behave
仿真波形图：


脚分配：

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