EDA课程设计报告
设计题目：基verilog倒计时器设计
专业班级：
姓名学号：
姓名学号：
姓名学号：
指导教师：
设计时间：
目 录
摘 3
关键字 3
前言 3
1 倒计时功设计结构 3
11 倒计时器系统功 3
12 倒计时器设计结构 4
2 模块程序 4
21 分频器 4
22 计时器 5
23 显示器 7
24 指示器 9
3 模块原理图 10
31 顶层模块原理图 10
32 计数模块原理图 11
33 分频模块原理图 11
34 彩灯模块原理图 11
35 显示模块原理图 12
4 实际电路运行效果图 12
5 软件介绍脚说明 13
51 脚说明 13
52 软件介绍 13
6 总结心体会 14
7 致谢 14
7 参考文献 15
基Verilog 60秒倒计时器设计
（）
摘 文提出种基Verilog HDL语言60秒倒计时器设计方法该设计实现两组输入具清零功暂停功进行60秒倒计时器文中介绍倒计时器设计架构控制程序设计方法该倒计时器采Verilog HDL语言模块化层次化思想设计十分简单MAX II开发板实现验证具广泛现实意义
关键字 倒计时器 Verilog HDL 层次化模块化 仿真验证
前言 现行倒计时器两种基规模数字逻辑芯片设计外种基单片机设计规模数字逻辑电路较复杂单片机着倒计时器功输入增加存IO资源足情况文提出种方便行倒计时器设计方法利Verilog HDL硬件描述语言设计倒计时器MAX II开发板仿真实现Verilog HDL语言满足数字系统设计综合求设计中充分利Verilog HDL层次化模块化思想倒计时器整设计程简单灵活时设计程中始终运EDA工具开发板设计进行验证设计更加开发板IO端口较丰富设计基础稍加修改设计具更功倒计时
1 倒计时器功设计结构
11 倒计时器系统功
文设计电子倒计时器：进行60秒倒计时七段显示译码显示秒数循环彩灯显示电路正常工作
倒计时器具体功：（1）进行60秒倒计时倒计时开始开发板7段显示译码60开始进行倒数直0重新返回60重新开始计时程七段译码显示器显示（2）设置复位控制开关reset进行复位清零功控制倒计时正进行倒数工作时清零复位开关倒计时器重新返回60开始倒计时(3)设置暂停控制开关stop进行暂停功控制倒计时进行倒数工作倒数进行步暂停控制开关stop时七段显示译码数字保持变循环彩灯保持变说明整倒计时器停止工作松开暂停控制开关倒计时器重新开始工作循环彩灯开始闪亮说明倒计时器正工作
12 倒计时器设计结构
文Verilog HDL语言基础设计60秒倒计时器根设计功求该设计包括分频器产生时钟信号倒计时计数清零复位暂停键键入数码显示循坏彩灯设置
分频器产生时钟信号
50MHZ分频成1HZ
暂停清零控制开关控制倒计时工作
七段译码进行数字显示
计数器进行倒计时
循环彩灯显示倒计时器工作状态
2模块程序
21 分频器
module div_fre(clksec)
input clk
output sec
reg sec
reg [ 270] count
always @(posedge clk)
begin
countif(count28＇d24999999) 产生1HZ脉
begin
count<0
sec~sec
end
end
endmodule
该模块实现50MHZ信号转化1HZ信号产生1秒时钟信号
22 计时器
module control(clkresetdispstop)
input clkresetstop
integer count
output[70] disp
reg[50] num
always @(negedge clk )
begin
if(~reset)
count<1＇b0
else if(~stop) 实现计数器暂停功
count
else if(count6＇b111100)计数器计数达60重新置0
count<1＇b0
else
count end
assign disp[74]num10数码送显示数A方十位
disp[30]num10
always @ (negedge clk )
begin
if(~reset)倒计时器清零功
begin
num<0
end
else if (count<7＇b1100100)
begin
num<6＇b111100(count)实现倒计时
end
end
endmodule
该模块首先count进行计数倒计时器初始时间设置60秒条件语句执行倒计时功外该模块进行清零复位暂停功实现
23显示模块
module seg7(clkdataoutendatain)
input [70] datain
input clk
output[60] dataout
output [10] enCOM输出
reg[60] dataout段数输出
reg[10] en
reg[150] cnt_scan扫描频率计数器
reg [30] dataout_buf
always@(posedge clk )
begin
cnt_scan
end
always @ (cnt_scan)
begin
case(cnt_scan[15])
1＇b0
en 2＇b10
1＇b1
en 2＇b01
default
en 2＇b11
endcase
end
always@(en) 应COM信号出段数
begin
case(en)
2＇b10
dataout_bufdatain[74]
2＇b01
dataout_bufdatain[30]
default
dataout_buf8
endcase
end
always@(dataout_buf)
begin
case(dataout_buf)
4＇b0000dataout7＇b0111111
4＇b0001dataout7＇b0000110
4＇b0010dataout7＇b1011011
4＇b0011dataout7＇b1001111
4＇b0100dataout7＇b1100110
4＇b0101dataout7＇b1101101
4＇b0110dataout7＇b1111101
4＇b0111dataout7＇b0000111
4＇b1000dataout7＇b1111111
4＇b1001dataout7＇b1101111
default
dataout7＇b0001_000
endcase
end
Endmodule
该模块倒计时器数字通七段译码显示出
24指示模块
module led(clockkeystylelightreset)
input clockkeystylereset 端口定义
output [30]light
reg [30] light 4＇b1111
reg clk 1
parameter cnt 24000000
reg [240]count
always @ (posedge clk) LED灯输出
begin
if(reset)
light <4＇b0000
else if (key) key键
ight light 暂停
else
begin
if (light 4＇b0000) LED灯全部点亮时重新熄灭准备次循环
light 4＇b1111
end
end
endmodule
该模块循环彩灯指示倒计时器否处工作状态
3模块原理图
顶层模块原理图
计数模块
彩灯模块
分频模块
显示模块
4 实际电路运行效果图
5脚说明软件介绍
51脚说明
52 软件介绍
设计中软件QuartusⅡQuartusⅡAltera公司推出第四代开发软件提供方便设计输入方式快速编译直接易懂器件编程够支持百万门逻辑门数逻辑器件开发第三方工具提供缝接口QuartusⅡ软件设计流程概括设计输入设计编译设计仿真设计载等程该台支持工作组环境设计求中包括支持基Internet协作设计Quartus台CadenceExemplarLogic MentorGraphicsSynopsysSynplicity等EDA供应商开发工具相兼容改进软件LogicLock模块设计功增添 FastFit编译选项推进网络编辑性提升调试力
6总结心体会
次EDA课程设计想象难原两天搞定结果倒计时程序写四五天写出面载硬件时候种种问题郁闷甚想放弃郭老师耐心指导重新修改程序做出通次EDA课程设计深深感知Verilog HDL语言编程缺乏连简单语法知识知道编译程序遇错误改半天改终通查相关书籍网查找相关资料解决次教训学应该认真门学科扎实理基础知识样遇相关问题轻松解决
次EDA课程设计中学东西仅巩固前学基础知识EDA硬件实验进步解通次课程设计弄懂键盘构造原理扫描原理第次Verilog语言种较复杂硬件电路编程方懂必须通查阅量相关资料弄懂期间进步锻炼查阅资料学力学力进步加强学生活根深基础
总说次课程设计痛苦收获然遇问题老师指导资料指引解决次课程设计充分锻炼力提高实践操作理研究兴趣明年毕业设计做定准备
7致谢
文设计郭老师悉心指导严格求业已完成选题具体实训写作程凝聚着老师心血汗水实训期间老师
提供种种专业知识指导富创造性建议老师严谨求实态度深受感动没样帮助关怀熏陶会利完成实训务老师表示深深感谢崇高敬意
次实训感谢郭老师热情帮助短时间熟Verilog HDL源程序编写硬件调试阶段学予帮助谢谢郭老师
机会予诸教诲帮助位老师表示衷谢意感谢辛勤栽培积跬步千里位课老师认真负责悉心帮助支持够掌握运专业知识实训中体现利完成实训务
时文写作程中参考关书籍文里关作者表示谢意
感谢组位学位室友段时间里启发提出宝贵意见帮助支持表示深深感谢
参考文献
[1] 常晓明 VerilogHDL讲座 第三讲 VerilogHDL基概念[J] 日电子 2003(10)
[2] 祁晓磊蔡学良孙德玮 Verilog HDL进行FPGA设计原方法[J] 电子测试 2008(03)
[3] 夏宇闻 Verilog HDL逻辑系统设计[J] 电子技术应 2007(09)
[4] 彭保吴坚春梅马建国Verilog HDL语言FPGACPLD开发中应[J] 日电子 2004(05)
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EDA课程设计报告
设计题目：基verilog倒计时器设计
专业班级：
姓名学号：
姓名学号：
姓名学号：
指导教师：
设计时间：
目 录
摘 3
关键字 3
前言 3
1 倒计时功设计结构 3
11 倒计时器系统功 3
12 倒计时器设计结构 4
2 模块程序 4
21 分频器 4
22 计时器 5
23 显示器 7
24 指示器 9
3 模块原理图 10
31 顶层模块原理图 10
32 计数模块原理图 11
33 分频模块原理图 11
34 彩灯模块原理图 11
35 显示模块原理图 12
4 实际电路运行效果图 12
5 软件介绍脚说明 13
51 脚说明 13
52 软件介绍 13
6 总结心体会 14
7 致谢 14
7 参考文献 15
基Verilog 60秒倒计时器设计
（）
摘 文提出种基Verilog HDL语言60秒倒计时器设计方法该设计实现两组输入具清零功暂停功进行60秒倒计时器文中介绍倒计时器设计架构控制程序设计方法该倒计时器采Verilog HDL语言模块化层次化思想设计十分简单MAX II开发板实现验证具广泛现实意义
关键字 倒计时器 Verilog HDL 层次化模块化 仿真验证
前言 现行倒计时器两种基规模数字逻辑芯片设计外种基单片机设计规模数字逻辑电路较复杂单片机着倒计时器功输入增加存IO资源足情况文提出种方便行倒计时器设计方法利Verilog HDL硬件描述语言设计倒计时器MAX II开发板仿真实现Verilog HDL语言满足数字系统设计综合求设计中充分利Verilog HDL层次化模块化思想倒计时器整设计程简单灵活时设计程中始终运EDA工具开发板设计进行验证设计更加开发板IO端口较丰富设计基础稍加修改设计具更功倒计时
1 倒计时器功设计结构
11 倒计时器系统功
文设计电子倒计时器：进行60秒倒计时七段显示译码显示秒数循环彩灯显示电路正常工作
倒计时器具体功：（1）进行60秒倒计时倒计时开始开发板7段显示译码60开始进行倒数直0重新返回60重新开始计时程七段译码显示器显示（2）设置复位控制开关reset进行复位清零功控制倒计时正进行倒数工作时清零复位开关倒计时器重新返回60开始倒计时(3)设置暂停控制开关stop进行暂停功控制倒计时进行倒数工作倒数进行步暂停控制开关stop时七段显示译码数字保持变循环彩灯保持变说明整倒计时器停止工作松开暂停控制开关倒计时器重新开始工作循环彩灯开始闪亮说明倒计时器正工作
12 倒计时器设计结构
文Verilog HDL语言基础设计60秒倒计时器根设计功求该设计包括分频器产生时钟信号倒计时计数清零复位暂停键键入数码显示循坏彩灯设置
分频器产生时钟信号
50MHZ分频成1HZ
暂停清零控制开关控制倒计时工作
七段译码进行数字显示
计数器进行倒计时
循环彩灯显示倒计时器工作状态
2模块程序
21 分频器
module div_fre(clksec)
input clk
output sec
reg sec
reg [ 270] count
always @(posedge clk)
begin
count
begin
count<0
sec~sec
end
end
endmodule
该模块实现50MHZ信号转化1HZ信号产生1秒时钟信号
22 计时器
module control(clkresetdispstop)
input clkresetstop
integer count
output[70] disp
reg[50] num
always @(negedge clk )
begin
if(~reset)
count<1＇b0
else if(~stop) 实现计数器暂停功
count
else if(count6＇b111100)计数器计数达60重新置0
count<1＇b0
else
count
assign disp[74]num10数码送显示数A方十位
disp[30]num10
always @ (negedge clk )
begin
if(~reset)倒计时器清零功
begin
num<0
end
else if (count<7＇b1100100)
begin
num<6＇b111100(count)实现倒计时
end
end
endmodule
该模块首先count进行计数倒计时器初始时间设置60秒条件语句执行倒计时功外该模块进行清零复位暂停功实现
23显示模块
module seg7(clkdataoutendatain)
input [70] datain
input clk
output[60] dataout
output [10] enCOM输出
reg[60] dataout段数输出
reg[10] en
reg[150] cnt_scan扫描频率计数器
reg [30] dataout_buf
always@(posedge clk )
begin
cnt_scan
end
always @ (cnt_scan)
begin
case(cnt_scan[15])
1＇b0
en 2＇b10
1＇b1
en 2＇b01
default
en 2＇b11
endcase
end
always@(en) 应COM信号出段数
begin
case(en)
2＇b10
dataout_bufdatain[74]
2＇b01
dataout_bufdatain[30]
default
dataout_buf8
endcase
end
always@(dataout_buf)
begin
case(dataout_buf)
4＇b0000dataout7＇b0111111
4＇b0001dataout7＇b0000110
4＇b0010dataout7＇b1011011
4＇b0011dataout7＇b1001111
4＇b0100dataout7＇b1100110
4＇b0101dataout7＇b1101101
4＇b0110dataout7＇b1111101
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4＇b1000dataout7＇b1111111
4＇b1001dataout7＇b1101111
default
dataout7＇b0001_000
endcase
end
Endmodule
该模块倒计时器数字通七段译码显示出
24指示模块
module led(clockkeystylelightreset)
input clockkeystylereset 端口定义
output [30]light
reg [30] light 4＇b1111
reg clk 1
parameter cnt 24000000
reg [240]count
always @ (posedge clk) LED灯输出
begin
if(reset)
light <4＇b0000
else if (key) key键
ight light 暂停
else
begin
if (light 4＇b0000) LED灯全部点亮时重新熄灭准备次循环
light 4＇b1111
end
end
endmodule
该模块循环彩灯指示倒计时器否处工作状态
3模块原理图
顶层模块原理图
计数模块
彩灯模块
分频模块
显示模块
4 实际电路运行效果图
5脚说明软件介绍
51脚说明
52 软件介绍
设计中软件QuartusⅡQuartusⅡAltera公司推出第四代开发软件提供方便设计输入方式快速编译直接易懂器件编程够支持百万门逻辑门数逻辑器件开发第三方工具提供缝接口QuartusⅡ软件设计流程概括设计输入设计编译设计仿真设计载等程该台支持工作组环境设计求中包括支持基Internet协作设计Quartus台CadenceExemplarLogic MentorGraphicsSynopsysSynplicity等EDA供应商开发工具相兼容改进软件LogicLock模块设计功增添 FastFit编译选项推进网络编辑性提升调试力
6总结心体会
次EDA课程设计想象难原两天搞定结果倒计时程序写四五天写出面载硬件时候种种问题郁闷甚想放弃郭老师耐心指导重新修改程序做出通次EDA课程设计深深感知Verilog HDL语言编程缺乏连简单语法知识知道编译程序遇错误改半天改终通查相关书籍网查找相关资料解决次教训学应该认真门学科扎实理基础知识样遇相关问题轻松解决
次EDA课程设计中学东西仅巩固前学基础知识EDA硬件实验进步解通次课程设计弄懂键盘构造原理扫描原理第次Verilog语言种较复杂硬件电路编程方懂必须通查阅量相关资料弄懂期间进步锻炼查阅资料学力学力进步加强学生活根深基础
总说次课程设计痛苦收获然遇问题老师指导资料指引解决次课程设计充分锻炼力提高实践操作理研究兴趣明年毕业设计做定准备
7致谢
文设计郭老师悉心指导严格求业已完成选题具体实训写作程凝聚着老师心血汗水实训期间老师
提供种种专业知识指导富创造性建议老师严谨求实态度深受感动没样帮助关怀熏陶会利完成实训务老师表示深深感谢崇高敬意
次实训感谢郭老师热情帮助短时间熟Verilog HDL源程序编写硬件调试阶段学予帮助谢谢郭老师
机会予诸教诲帮助位老师表示衷谢意感谢辛勤栽培积跬步千里位课老师认真负责悉心帮助支持够掌握运专业知识实训中体现利完成实训务
时文写作程中参考关书籍文里关作者表示谢意
感谢组位学位室友段时间里启发提出宝贵意见帮助支持表示深深感谢
参考文献
[1] 常晓明 VerilogHDL讲座 第三讲 VerilogHDL基概念[J] 日电子 2003(10)
[2] 祁晓磊蔡学良孙德玮 Verilog HDL进行FPGA设计原方法[J] 电子测试 2008(03)
[3] 夏宇闻 Verilog HDL逻辑系统设计[J] 电子技术应 2007(09)
[4] 彭保吴坚春梅马建国Verilog HDL语言FPGACPLD开发中应[J] 日电子 2004(05)
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