信息科学技术学院
EDA技术课程设计报告
专业班级：2008级通信工程
姓 名：
学 号：
指导老师：
目 录
课程设计求目……………………………………………2
前言………………………………………………………………… 2
设计容目……………………………………………… 2
11 设计容………………………………………………… 3
12 设计目………………………………………………… 3
二 方案设计……………………………………………………… 3
21 设计思路…………………………………………………3
22 设计总体框图……………………………………………4
23 状态表……………………………………………………5
24 电路原理图………………………………………………5
25 静态显示电路……………………………………………5
三 功电路设计……………………………………………… 5
31 细化设计总体框图……………………………………5
32 灯控制器电路设计………………………………………6
33 计数器设计………………………………………………8
34 显示控制部分设计………………………………………12
四 系统仿真图……………………………………………………13
五 设计心会……………………………………………………14
六 参考文献………………………………………………………15
交通信号灯控制器设计
课程设计求目：
1．解电子设计具体流程方法
2 掌握电子设计基求够运学知识解决生活中问题
3 初步掌握VHDL语言编程设计出意义型系统
4 掌握MAX+plus Ⅱ软件应解相关硬件组成功
5 EDA（Electronic Design Automation）者原理图完成课题设计达相应功求
前言
伴着社会发展类生活水提高汽车数量断增加交通事业蓬勃发展引起安全问题已容忽视EDA技术发展应领域断扩深入机械电子通信航空航天化工矿产生物医学军事等领域重性日益突出众周知着生活进步身边交通日益繁忙众十字交叉路口确保车辆安全迅速通行必须入口设置红绿灯系统中设置红绿黄三色三种信号灯红灯亮禁止切该方行车辆通行绿灯亮允许行车辆通行黄灯亮提示行驶中车辆注意抢道时间停禁行线外者加快通时提醒行加快行进者等次绿灯行道灯亮时允许行通
确保十字路口行车辆利畅通通采电子控制交通信号进行指挥利EDA技术设计交通灯完成需求显更加迫切样非常实合理交通信号灯控制系统十字路口例讲述设计功求设计具体程
设计容目：
11 设计容：
EDA设计简单交通灯控制器具功：
（1）设计交通信号灯控制器条干道条支干道汇合成十字路口入口处设置红绿黄三色信号灯红灯亮禁止通行绿灯亮允许通行黄灯亮行驶中车辆时间停禁行线外
（2）红绿黄发光二极作信号灯传感器逻辑开关作检测车辆否信号
（3）干道处常允许通行状态支干道车时允许通行干道亮绿灯时支干道亮红灯支干道亮绿灯时干道亮红灯
支干道均车时两者交允许通行干道次放行45秒支干道次放行25秒设立45秒25秒计时显示电路
（4）次绿灯亮红灯亮转换程中亮5秒黄灯作渡行驶中车辆时间停禁行线外设立5秒计时显示电路
12 设计目：
（1）掌握十字路口交通灯控制设计原理够运VHDL编程语言编写出实验程序进步学EDA知识进行掌握实际应
（2）学会MAX+plus Ⅱ软件环境中仿真熟悉软件基操作运行环境
（3）锻炼获取信息力够独立思考解决问题力
二 方案设计：
21设计思路
（1） 支干道传感器检测车辆情况实验电路逻辑开关代
（2） 45秒25秒5秒定时信号计时倒计时计时起始信号控电路出定时结束信号输入控电路控电路启闭三色信号灯启动计时电路
（3） 控电路核心时序电路输入信号：车辆检测信号（AB） 45秒25秒5秒定时信号（CDE）状态转化图示：
22 设计总体框图：
23状态表
干道
支干道
指示灯
亮灯时间
指示灯
亮灯时间
红灯亮
30s
绿灯亮
25s
红灯亮
黄灯亮
5s
绿灯亮
45
红灯亮
50s
黄灯亮
5s
红灯亮
24 电路原理图：
25 输出显示电路 ： 静态扫描电路
三 功电路设计
31细化设计总体框图
根设计求系统具功参考相关文献资料行方案设计画出示十字路口交通灯控制器系统框图设计总体方案框图图31示
CLK
交通灯控制计时模块
扫描显示模块
LED显示
32 灯控制器电路设计
条干道条支干道汇合成十字路口入口处设置红绿黄左拐允许四盏信号灯红灯亮禁止通行绿灯亮允许通行黄灯亮行驶中车辆时间停禁行线外左拐灯亮允许车辆左拐弯信号灯变换次序：支干道交允许通行干道次放行40S亮5S红灯行驶中车辆时间停禁行线外左拐放行15秒亮5S红灯支干道放行30S亮5S黄灯左拐放行15秒亮5S红灯中支干道红黄绿灯表示MRMYMGBRBYBG
程序：
LIBRARY IEEE
USE IEEESTD_LOGIC_1164ALL
ENTITY JTDKZ IS
PORT(CLKSMSBIN STD_LOGIC
MRMYMGBRBYBGOUT STD_LOGIC)
END ENTITY JTDKZ
ARCHITECTURE ART OF JTDKZ IS
TYPE STATE_TYPE IS(ABCD)
SIGNAL STATESTATE_TYPE
BEGIN
CNTPROCESS(CLK)IS
VARIABLE SINTEGER RANGE 0 TO 45
VARIABLE CLRENBIT
BEGIN
IF(CLK＇EVENT AND CLK＇1＇) THEN
IF CLR＇0＇THEN
S0
ELSIF EN＇0＇THEN
SS
ELSE
SS+1
END IF
CASE STATE IS
WHEN A>MR<＇0＇MY<＇0＇MG<＇1＇
BR<＇1＇BY<＇0＇BG<＇0＇
IF(SB AND SM)＇1＇THEN
IF S45 THEN
STATE ELSE
STATE END IF
ELSIF(SB AND (NOT SM))＇1＇THEN
STATE ELSE
STATE END IF
WHEN B>MR<＇0＇MY<＇1＇MG<＇0＇
BR<＇1＇BY<＇0＇BG<＇0＇
IF S5 THEN
STATE ELSE
STATE END IF
WHEN C>MR<＇1＇MY<＇0＇MG<＇0＇
BR<＇0＇BY<＇0＇BG<＇1＇
IF(SM AND SB)＇1＇THEN
IF S25 THEN
STATE ELSE
STATE END IF
ELSIF SB＇0＇THEN
STATE ELSE
STATE END IF
WHEN D>MR<＇1＇MY<＇0＇MG<＇0＇
BR<＇0＇BY<＇1＇BG<＇0＇
IF S5 THEN
STATE ELSE
STATE END IF
END CASE
END IF
END PROCESS CNT
END ARCHITECTURE ART
33 计数器设计
根路状况设计显示计时部分包括45s25s5s部分采时计数方法模块：
程序：
CNT45SVHD
LIBRARY IEEE
USE IEEESTD_LOGIC_1164ALL
USE IEEESTD_LOGIC_UNSIGNEDALL
ENTITY CNT45S IS
PORT
(SBCLKEN45IN STD_LOGIC
DOUT45MDOUT45BOUT STD_LOGIC_VECTOR(7 DOWNTO 0))
END ENTITY CNT45S
ARCHITECTURE ART OF CNT45S IS
SIGNAL CNT6BSTD_LOGIC_VECTOR(5 DOWNTO 0)
BEGIN
PROCESS(SBCLKEN45) IS
BEGIN
IF SB＇0＇ THEN CNT6BELSIF(CLK＇EVENT AND CLK＇1＇)THEN
IF EN45＇1＇ THEN CNT6BELSIF EN45＇0＇ THEN CNT6BEND IF
END IF
END PROCESS
PROCESS(CNT6B)IS
BEGIN
CASE CNT6B IS
WHEN000000>DOUT45M<01000101DOUT45B<01010000
WHEN000001>DOUT45M<01000100DOUT45B<01001011
WHEN000010>DOUT45M<01000011DOUT45B<01001000
WHEN000011>DOUT45M<01000010DOUT45B<01000111
WHEN000100>DOUT45M<01000001DOUT45B<01000110
WHEN000101>DOUT45M<01000000DOUT45B<01000101
WHEN000110>DOUT45M<00111001DOUT45B<01000100
WHEN000111>DOUT45M<00111000DOUT45B<01000011
WHEN001000>DOUT45M<00110111DOUT45B<01000010
WHEN001001>DOUT45M<00110110DOUT45B<01000001
WHEN001010>DOUT45M<00110101DOUT45B<01000000
WHEN001011>DOUT45M<00110100DOUT45B<01101001
WHEN001100>DOUT45M<00110011DOUT45B<00111000
WHEN001101>DOUT45M<00110010DOUT45B<00110111
WHEN001110>DOUT45M<00110001DOUT45B<00110110
WHEN001111>DOUT45M<00110000DOUT45B<00110101
WHEN010000>DOUT45M<00101001DOUT45B<00110100
WHEN010001>DOUT45M<00101000DOUT45B<00110011
WHEN010010>DOUT45M<00100111DOUT45B<00110010
WHEN010011>DOUT45M<00100110DOUT45B<00110001
WHEN010100>DOUT45M<00100101DOUT45B<00110000
WHEN010101>DOUT45M<00100100DOUT45B<00101001
WHEN010110>DOUT45M<00100011DOUT45B<00101000
WHEN010111>DOUT45M<00100010DOUT45B<00100111
WHEN011000>DOUT45M<00100001DOUT45B<00100110
WHEN011001>DOUT45M<00100000DOUT45B<00100101
WHEN011010>DOUT45M<00011001DOUT45B<00100100
WHEN011011>DOUT45M<00011000DOUT45B<00100011
WHEN011100>DOUT45M<00010111DOUT45B<00100010
WHEN011101>DOUT45M<00010110DOUT45B<00100001
WHEN011110>DOUT45M<00010101DOUT45B<00100000
WHEN011111>DOUT45M<00010100DOUT45B<00011001
WHEN100000>DOUT45M<00010011DOUT45B<00011000
WHEN100001>DOUT45M<00010010DOUT45B<00010111
WHEN100010>DOUT45M<00010001DOUT45B<00010110
WHEN100011>DOUT45M<00010000DOUT45B<00010101
WHEN100100>DOUT45M<00001001DOUT45B<00010100
WHEN100101>DOUT45M<00001000DOUT45B<00010011
WHEN100110>DOUT45M<00000111DOUT45B<00010010
WHEN100111>DOUT45M<00000110DOUT45B<00010001
WHEN101000>DOUT45M<00000101DOUT45B<00010000
WHEN101001>DOUT45M<00000100DOUT45B<00001001
WHEN101010>DOUT45M<00000011DOUT45B<00001000
WHEN101011>DOUT45M<00000010DOUT45B<00000111
WHEN101100>DOUT45M<00000001DOUT45B<00000110
WHEN OTHERS>DOUT45M<00000000DOUT45B<00000000
END CASE
END PROCESS
END ARCHITECTURE ART
CNT25SVHD
LIBRARY IEEE
USE IEEESTD_LOGIC_1164ALL
USE IEEESTD_LOGIC_UNSIGNEDALL
ENTITY CNT25S IS
PORT(SBSMCLKEN25IN STD_LOGIC
DOUT25MDOUT25BOUT STD_LOGIC_VECTOR(7 DOWNTO 0))
END ENTITY
ARCHITECTURE ART OF CNT25S IS
SIGNAL CNT5BSTD_LOGIC_VECTOR(4 DOWNTO 0)
BEGIN
PROCESS (SBSMCLKEN25) IS
BEGIN
IF SB＇0＇ OR SM＇0＇THEN
CNT5BELSIF(CLK＇EVENT AND CLK＇1＇)THEN
IF EN25＇1＇THEN
CNT5BELSIF EN25＇0＇THEN
CNT5BEND IF
END IF
END PROCESS
PROCESS(CNT5B)IS
BEGIN
CASE CNT5B IS
WHEN 00000>DOUT25B<00100101DOUT25M<00110000
WHEN 00001>DOUT25B<00100100DOUT25M<00101001
WHEN 00010>DOUT25B<00100011DOUT25M<00101000
WHEN 00011>DOUT25B<00100010DOUT25M<00100111
WHEN 00100>DOUT25B<00100001DOUT25M<00100110
WHEN 00101>DOUT25B<00100000DOUT25M<00100101
WHEN 00110>DOUT25B<00011001DOUT25M<00100100
WHEN 00111>DOUT25B<00011000DOUT25M<00100011
WHEN 01000>DOUT25B<00010111DOUT25M<00100010
WHEN 01001>DOUT25B<00010110DOUT25M<00100001
WHEN 01010>DOUT25B<00010101DOUT25M<00100000
WHEN 01011>DOUT25B<00010100DOUT25M<00011001
WHEN 01100>DOUT25B<00010011DOUT25M<00011000
WHEN 01101>DOUT25B<00010010DOUT25M<00010111
WHEN 01110>DOUT25B<00010001DOUT25M<00010110
WHEN 01111>DOUT25B<00010000DOUT25M<00010101
WHEN 10000>DOUT25B<00001001DOUT25M<00010100
WHEN 10001>DOUT25B<00001001DOUT25M<00010100
WHEN 10010>DOUT25B<00001000DOUT25M<00010011
WHEN 10011>DOUT25B<00000110DOUT25M<00010001
WHEN 10100>DOUT25B<00000101DOUT25M<00010000
WHEN 10101>DOUT25B<00000100DOUT25M<00001001
WHEN 10110>DOUT25B<00000011DOUT25M<00001000
WHEN 10111>DOUT25B<00000010DOUT25M<00000111
WHEN 11000>DOUT25B<00000001DOUT25M<00000110
WHEN OTHERS>DOUT25B<00000000DOUT25M<00000000
END CASE
END PROCESS
END ARCHITECTURE ART
CNT05SVHD
LIBRARY IEEE
USE IEEESTD_LOGIC_1164ALL
USE IEEESTD_LOGIC_UNSIGNEDALL
ENTITY CNT05S IS
PORT
(CLKEN05MEN05BIN STD_LOGIC
DOUT5OUT STD_LOGIC_VECTOR(7 DOWNTO 0))
END ENTITY CNT05S
ARCHITECTURE ART OF CNT05S IS
SIGNAL CNT3BSTD_LOGIC_VECTOR(2 DOWNTO 0)
BEGIN
PROCESS(CLKEN05MEN05B) IS
BEGIN
IF(CLK＇EVENT AND CLK＇1＇)THEN
IF EN05M＇1＇ THEN CNT3BELSIF EN05B＇1＇ THEN CNT3BELSIF EN05B＇0＇ THEN CNT3BEND IF
END IF
END PROCESS
PROCESS(CNT3B)IS
BEGIN
CASE CNT3B IS
WHEN000>DOUT5<00000101
WHEN001>DOUT5<00000100
WHEN010>DOUT5<00000011
WHEN011>DOUT5<00000010
WHEN100>DOUT5<00000001
WHEN OTHERS>DOUT5<00000000
END CASE
END PROCESS
END ARCHITECTURE ART
34 显示控制部分设计
根JZKZ部件中检测路况路况显示计数时间模块：
程序：
XSKZVHD
LIBRARY IEEE
USE IEEESTD_LOGIC_1164ALL
USE IEEESTD_LOGIC_UNSIGNEDALL
ENTITY XSKZ IS
PORT(EN45EN25EN05MEN05BIN STD_LOGIC
AIN45MAIN45BIN STD_LOGIC_VECTOR(7 DOWNTO 0)
AIN25MAIN25BAIN05IN STD_LOGIC_VECTOR(7 DOWNTO 0)
DOUTMDOUTBOUT STD_LOGIC_VECTOR(7 DOWNTO 0))
END ENTITY XSKZ
ARCHITECTURE ART OF XSKZ IS
BEGIN
PROCESS(EN45EN25EN05MEN05B)IS
BEGIN
IF EN45＇1＇THEN
DOUTMELSIF EN05M＇1＇THEN
DOUTMELSIF EN25＇1＇THEN
DOUTMELSIF EN05B＇1＇THEN
DOUTMEND IF
END PROCESS
END ARCHITECTURE ART
四 总体仿真波形
图41 JTDKZWZBVHD全局仿真结果
图42 JTDKZWZBVHD局部仿真结果
图41图42出设计符合设计初衷完成求设计务
五 设计心体会
两周课程设计受益匪浅学三年第次动手设计东西仅仅停留理次课程设计懂理指导意义时深深知道实际动手力缺乏深深认识加强理指导实践力紧迫性重性
选交通灯控制项目简单容易原理图者状态机设计完成选择重原简单交通灯控制明白想成功完成老老实实花力气做刚开始MAX+plus Ⅱ软件说完全陌生知道操作花三天时间熟悉驾驭VHDL语言然简单仓促阵时间难接受开始两天完全知手点想放弃感觉前参加课程设计学说简单觉非
接天实验室图书馆旧书店开始出现忙碌身影拼命找资料关EDA电子系统设计书前少6研究书中关例子寻求设计思路设计方法方案时学VHDL门硬件描述语言边学边做仿佛做惊天动项目废寝忘食进行课程设计两周忙两周天晚奋战10点回冷坚持面项目做成功觉收获少起码懂VHDL语言学会系统设计方法设计思路
写显示文件程序时遇少问题特元件间连接信号定义总错误细心检查终找出错误警告排困难程序编译通控制模块仿真时然语法正确实物调制方面遇问题显示译码总显示错误老师指导学帮助利解决问题
次进行引脚连接时定细心引脚没注意开始时直正确结果次EDA课程设计历时两星期整整两星期日子里说苦甜学东西时仅巩固前学知识学书没学知识进步加强合作力
通次课程设计懂理实际相结合重理知识远远够学理知识实践相结合起理中出结真正社会服务提高实际动手力独立思考力设计程中遇问题反映出许足处努力克服缺点进行设计前必须充分考虑种情况明白设计目求然围绕着设计求中心充分考虑设计条件实现设计求设计目找优方案没考虑清楚急着做次切身体会正谓远清会摔跤
总说次设计交通控制器较成功设计中遇问题学老师辛勤指导外加努力终解决成感终觉时学知识实价值达理实际相结合目
六 参考文献
[1] 谭会生EDA西安电子电子科技学出版社2004年
[2] 谭会生瞿遂春EDA技术综合应实例分析西安电子科技学 2004
[3] 阎石数字电子技术基础[M]北京市西城区高等教育出版社2008年12月
[4] 谢美电子线路设计实验测试[Z]武汉华中科技学出版社2006年9月
[5] 郭南 电子技术EDA技术课程设计
海南学
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信息科学技术学院
EDA技术课程设计报告
专业班级：2008级通信工程
姓 名：
学 号：
指导老师：
目 录
课程设计求目……………………………………………2
前言………………………………………………………………… 2
设计容目……………………………………………… 2
11 设计容………………………………………………… 3
12 设计目………………………………………………… 3
二 方案设计……………………………………………………… 3
21 设计思路…………………………………………………3
22 设计总体框图……………………………………………4
23 状态表……………………………………………………5
24 电路原理图………………………………………………5
25 静态显示电路……………………………………………5
三 功电路设计……………………………………………… 5
31 细化设计总体框图……………………………………5
32 灯控制器电路设计………………………………………6
33 计数器设计………………………………………………8
34 显示控制部分设计………………………………………12
四 系统仿真图……………………………………………………13
五 设计心会……………………………………………………14
六 参考文献………………………………………………………15
交通信号灯控制器设计
课程设计求目：
1．解电子设计具体流程方法
2 掌握电子设计基求够运学知识解决生活中问题
3 初步掌握VHDL语言编程设计出意义型系统
4 掌握MAX+plus Ⅱ软件应解相关硬件组成功
5 EDA（Electronic Design Automation）者原理图完成课题设计达相应功求
前言
伴着社会发展类生活水提高汽车数量断增加交通事业蓬勃发展引起安全问题已容忽视EDA技术发展应领域断扩深入机械电子通信航空航天化工矿产生物医学军事等领域重性日益突出众周知着生活进步身边交通日益繁忙众十字交叉路口确保车辆安全迅速通行必须入口设置红绿灯系统中设置红绿黄三色三种信号灯红灯亮禁止切该方行车辆通行绿灯亮允许行车辆通行黄灯亮提示行驶中车辆注意抢道时间停禁行线外者加快通时提醒行加快行进者等次绿灯行道灯亮时允许行通
确保十字路口行车辆利畅通通采电子控制交通信号进行指挥利EDA技术设计交通灯完成需求显更加迫切样非常实合理交通信号灯控制系统十字路口例讲述设计功求设计具体程
设计容目：
11 设计容：
EDA设计简单交通灯控制器具功：
（1）设计交通信号灯控制器条干道条支干道汇合成十字路口入口处设置红绿黄三色信号灯红灯亮禁止通行绿灯亮允许通行黄灯亮行驶中车辆时间停禁行线外
（2）红绿黄发光二极作信号灯传感器逻辑开关作检测车辆否信号
（3）干道处常允许通行状态支干道车时允许通行干道亮绿灯时支干道亮红灯支干道亮绿灯时干道亮红灯
支干道均车时两者交允许通行干道次放行45秒支干道次放行25秒设立45秒25秒计时显示电路
（4）次绿灯亮红灯亮转换程中亮5秒黄灯作渡行驶中车辆时间停禁行线外设立5秒计时显示电路
12 设计目：
（1）掌握十字路口交通灯控制设计原理够运VHDL编程语言编写出实验程序进步学EDA知识进行掌握实际应
（2）学会MAX+plus Ⅱ软件环境中仿真熟悉软件基操作运行环境
（3）锻炼获取信息力够独立思考解决问题力
二 方案设计：
21设计思路
（1） 支干道传感器检测车辆情况实验电路逻辑开关代
（2） 45秒25秒5秒定时信号计时倒计时计时起始信号控电路出定时结束信号输入控电路控电路启闭三色信号灯启动计时电路
（3） 控电路核心时序电路输入信号：车辆检测信号（AB） 45秒25秒5秒定时信号（CDE）状态转化图示：
22 设计总体框图：
23状态表
干道
支干道
指示灯
亮灯时间
指示灯
亮灯时间
红灯亮
30s
绿灯亮
25s
红灯亮
黄灯亮
5s
绿灯亮
45
红灯亮
50s
黄灯亮
5s
红灯亮
24 电路原理图：
25 输出显示电路 ： 静态扫描电路
三 功电路设计
31细化设计总体框图
根设计求系统具功参考相关文献资料行方案设计画出示十字路口交通灯控制器系统框图设计总体方案框图图31示
CLK
交通灯控制计时模块
扫描显示模块
LED显示
32 灯控制器电路设计
条干道条支干道汇合成十字路口入口处设置红绿黄左拐允许四盏信号灯红灯亮禁止通行绿灯亮允许通行黄灯亮行驶中车辆时间停禁行线外左拐灯亮允许车辆左拐弯信号灯变换次序：支干道交允许通行干道次放行40S亮5S红灯行驶中车辆时间停禁行线外左拐放行15秒亮5S红灯支干道放行30S亮5S黄灯左拐放行15秒亮5S红灯中支干道红黄绿灯表示MRMYMGBRBYBG
程序：
LIBRARY IEEE
USE IEEESTD_LOGIC_1164ALL
ENTITY JTDKZ IS
PORT(CLKSMSBIN STD_LOGIC
MRMYMGBRBYBGOUT STD_LOGIC)
END ENTITY JTDKZ
ARCHITECTURE ART OF JTDKZ IS
TYPE STATE_TYPE IS(ABCD)
SIGNAL STATESTATE_TYPE
BEGIN
CNTPROCESS(CLK)IS
VARIABLE SINTEGER RANGE 0 TO 45
VARIABLE CLRENBIT
BEGIN
IF(CLK＇EVENT AND CLK＇1＇) THEN
IF CLR＇0＇THEN
S0
ELSIF EN＇0＇THEN
SS
ELSE
SS+1
END IF
CASE STATE IS
WHEN A>MR<＇0＇MY<＇0＇MG<＇1＇
BR<＇1＇BY<＇0＇BG<＇0＇
IF(SB AND SM)＇1＇THEN
IF S45 THEN
STATE
STATE
ELSIF(SB AND (NOT SM))＇1＇THEN
STATE
STATE
WHEN B>MR<＇0＇MY<＇1＇MG<＇0＇
BR<＇1＇BY<＇0＇BG<＇0＇
IF S5 THEN
STATE
STATE
WHEN C>MR<＇1＇MY<＇0＇MG<＇0＇
BR<＇0＇BY<＇0＇BG<＇1＇
IF(SM AND SB)＇1＇THEN
IF S25 THEN
STATE
STATE
ELSIF SB＇0＇THEN
STATE
STATE
WHEN D>MR<＇1＇MY<＇0＇MG<＇0＇
BR<＇0＇BY<＇1＇BG<＇0＇
IF S5 THEN
STATE
STATE
END CASE
END IF
END PROCESS CNT
END ARCHITECTURE ART
33 计数器设计
根路状况设计显示计时部分包括45s25s5s部分采时计数方法模块：
程序：
CNT45SVHD
LIBRARY IEEE
USE IEEESTD_LOGIC_1164ALL
USE IEEESTD_LOGIC_UNSIGNEDALL
ENTITY CNT45S IS
PORT
(SBCLKEN45IN STD_LOGIC
DOUT45MDOUT45BOUT STD_LOGIC_VECTOR(7 DOWNTO 0))
END ENTITY CNT45S
ARCHITECTURE ART OF CNT45S IS
SIGNAL CNT6BSTD_LOGIC_VECTOR(5 DOWNTO 0)
BEGIN
PROCESS(SBCLKEN45) IS
BEGIN
IF SB＇0＇ THEN CNT6B
IF EN45＇1＇ THEN CNT6B
END IF
END PROCESS
PROCESS(CNT6B)IS
BEGIN
CASE CNT6B IS
WHEN000000>DOUT45M<01000101DOUT45B<01010000
WHEN000001>DOUT45M<01000100DOUT45B<01001011
WHEN000010>DOUT45M<01000011DOUT45B<01001000
WHEN000011>DOUT45M<01000010DOUT45B<01000111
WHEN000100>DOUT45M<01000001DOUT45B<01000110
WHEN000101>DOUT45M<01000000DOUT45B<01000101
WHEN000110>DOUT45M<00111001DOUT45B<01000100
WHEN000111>DOUT45M<00111000DOUT45B<01000011
WHEN001000>DOUT45M<00110111DOUT45B<01000010
WHEN001001>DOUT45M<00110110DOUT45B<01000001
WHEN001010>DOUT45M<00110101DOUT45B<01000000
WHEN001011>DOUT45M<00110100DOUT45B<01101001
WHEN001100>DOUT45M<00110011DOUT45B<00111000
WHEN001101>DOUT45M<00110010DOUT45B<00110111
WHEN001110>DOUT45M<00110001DOUT45B<00110110
WHEN001111>DOUT45M<00110000DOUT45B<00110101
WHEN010000>DOUT45M<00101001DOUT45B<00110100
WHEN010001>DOUT45M<00101000DOUT45B<00110011
WHEN010010>DOUT45M<00100111DOUT45B<00110010
WHEN010011>DOUT45M<00100110DOUT45B<00110001
WHEN010100>DOUT45M<00100101DOUT45B<00110000
WHEN010101>DOUT45M<00100100DOUT45B<00101001
WHEN010110>DOUT45M<00100011DOUT45B<00101000
WHEN010111>DOUT45M<00100010DOUT45B<00100111
WHEN011000>DOUT45M<00100001DOUT45B<00100110
WHEN011001>DOUT45M<00100000DOUT45B<00100101
WHEN011010>DOUT45M<00011001DOUT45B<00100100
WHEN011011>DOUT45M<00011000DOUT45B<00100011
WHEN011100>DOUT45M<00010111DOUT45B<00100010
WHEN011101>DOUT45M<00010110DOUT45B<00100001
WHEN011110>DOUT45M<00010101DOUT45B<00100000
WHEN011111>DOUT45M<00010100DOUT45B<00011001
WHEN100000>DOUT45M<00010011DOUT45B<00011000
WHEN100001>DOUT45M<00010010DOUT45B<00010111
WHEN100010>DOUT45M<00010001DOUT45B<00010110
WHEN100011>DOUT45M<00010000DOUT45B<00010101
WHEN100100>DOUT45M<00001001DOUT45B<00010100
WHEN100101>DOUT45M<00001000DOUT45B<00010011
WHEN100110>DOUT45M<00000111DOUT45B<00010010
WHEN100111>DOUT45M<00000110DOUT45B<00010001
WHEN101000>DOUT45M<00000101DOUT45B<00010000
WHEN101001>DOUT45M<00000100DOUT45B<00001001
WHEN101010>DOUT45M<00000011DOUT45B<00001000
WHEN101011>DOUT45M<00000010DOUT45B<00000111
WHEN101100>DOUT45M<00000001DOUT45B<00000110
WHEN OTHERS>DOUT45M<00000000DOUT45B<00000000
END CASE
END PROCESS
END ARCHITECTURE ART
CNT25SVHD
LIBRARY IEEE
USE IEEESTD_LOGIC_1164ALL
USE IEEESTD_LOGIC_UNSIGNEDALL
ENTITY CNT25S IS
PORT(SBSMCLKEN25IN STD_LOGIC
DOUT25MDOUT25BOUT STD_LOGIC_VECTOR(7 DOWNTO 0))
END ENTITY
ARCHITECTURE ART OF CNT25S IS
SIGNAL CNT5BSTD_LOGIC_VECTOR(4 DOWNTO 0)
BEGIN
PROCESS (SBSMCLKEN25) IS
BEGIN
IF SB＇0＇ OR SM＇0＇THEN
CNT5B
IF EN25＇1＇THEN
CNT5B
CNT5B
END IF
END PROCESS
PROCESS(CNT5B)IS
BEGIN
CASE CNT5B IS
WHEN 00000>DOUT25B<00100101DOUT25M<00110000
WHEN 00001>DOUT25B<00100100DOUT25M<00101001
WHEN 00010>DOUT25B<00100011DOUT25M<00101000
WHEN 00011>DOUT25B<00100010DOUT25M<00100111
WHEN 00100>DOUT25B<00100001DOUT25M<00100110
WHEN 00101>DOUT25B<00100000DOUT25M<00100101
WHEN 00110>DOUT25B<00011001DOUT25M<00100100
WHEN 00111>DOUT25B<00011000DOUT25M<00100011
WHEN 01000>DOUT25B<00010111DOUT25M<00100010
WHEN 01001>DOUT25B<00010110DOUT25M<00100001
WHEN 01010>DOUT25B<00010101DOUT25M<00100000
WHEN 01011>DOUT25B<00010100DOUT25M<00011001
WHEN 01100>DOUT25B<00010011DOUT25M<00011000
WHEN 01101>DOUT25B<00010010DOUT25M<00010111
WHEN 01110>DOUT25B<00010001DOUT25M<00010110
WHEN 01111>DOUT25B<00010000DOUT25M<00010101
WHEN 10000>DOUT25B<00001001DOUT25M<00010100
WHEN 10001>DOUT25B<00001001DOUT25M<00010100
WHEN 10010>DOUT25B<00001000DOUT25M<00010011
WHEN 10011>DOUT25B<00000110DOUT25M<00010001
WHEN 10100>DOUT25B<00000101DOUT25M<00010000
WHEN 10101>DOUT25B<00000100DOUT25M<00001001
WHEN 10110>DOUT25B<00000011DOUT25M<00001000
WHEN 10111>DOUT25B<00000010DOUT25M<00000111
WHEN 11000>DOUT25B<00000001DOUT25M<00000110
WHEN OTHERS>DOUT25B<00000000DOUT25M<00000000
END CASE
END PROCESS
END ARCHITECTURE ART
CNT05SVHD
LIBRARY IEEE
USE IEEESTD_LOGIC_1164ALL
USE IEEESTD_LOGIC_UNSIGNEDALL
ENTITY CNT05S IS
PORT
(CLKEN05MEN05BIN STD_LOGIC
DOUT5OUT STD_LOGIC_VECTOR(7 DOWNTO 0))
END ENTITY CNT05S
ARCHITECTURE ART OF CNT05S IS
SIGNAL CNT3BSTD_LOGIC_VECTOR(2 DOWNTO 0)
BEGIN
PROCESS(CLKEN05MEN05B) IS
BEGIN
IF(CLK＇EVENT AND CLK＇1＇)THEN
IF EN05M＇1＇ THEN CNT3B
END IF
END PROCESS
PROCESS(CNT3B)IS
BEGIN
CASE CNT3B IS
WHEN000>DOUT5<00000101
WHEN001>DOUT5<00000100
WHEN010>DOUT5<00000011
WHEN011>DOUT5<00000010
WHEN100>DOUT5<00000001
WHEN OTHERS>DOUT5<00000000
END CASE
END PROCESS
END ARCHITECTURE ART
34 显示控制部分设计
根JZKZ部件中检测路况路况显示计数时间模块：
程序：
XSKZVHD
LIBRARY IEEE
USE IEEESTD_LOGIC_1164ALL
USE IEEESTD_LOGIC_UNSIGNEDALL
ENTITY XSKZ IS
PORT(EN45EN25EN05MEN05BIN STD_LOGIC
AIN45MAIN45BIN STD_LOGIC_VECTOR(7 DOWNTO 0)
AIN25MAIN25BAIN05IN STD_LOGIC_VECTOR(7 DOWNTO 0)
DOUTMDOUTBOUT STD_LOGIC_VECTOR(7 DOWNTO 0))
END ENTITY XSKZ
ARCHITECTURE ART OF XSKZ IS
BEGIN
PROCESS(EN45EN25EN05MEN05B)IS
BEGIN
IF EN45＇1＇THEN
DOUTM
DOUTM
DOUTM
DOUTM
END PROCESS
END ARCHITECTURE ART
四 总体仿真波形
图41 JTDKZWZBVHD全局仿真结果
图42 JTDKZWZBVHD局部仿真结果
图41图42出设计符合设计初衷完成求设计务
五 设计心体会
两周课程设计受益匪浅学三年第次动手设计东西仅仅停留理次课程设计懂理指导意义时深深知道实际动手力缺乏深深认识加强理指导实践力紧迫性重性
选交通灯控制项目简单容易原理图者状态机设计完成选择重原简单交通灯控制明白想成功完成老老实实花力气做刚开始MAX+plus Ⅱ软件说完全陌生知道操作花三天时间熟悉驾驭VHDL语言然简单仓促阵时间难接受开始两天完全知手点想放弃感觉前参加课程设计学说简单觉非
接天实验室图书馆旧书店开始出现忙碌身影拼命找资料关EDA电子系统设计书前少6研究书中关例子寻求设计思路设计方法方案时学VHDL门硬件描述语言边学边做仿佛做惊天动项目废寝忘食进行课程设计两周忙两周天晚奋战10点回冷坚持面项目做成功觉收获少起码懂VHDL语言学会系统设计方法设计思路
写显示文件程序时遇少问题特元件间连接信号定义总错误细心检查终找出错误警告排困难程序编译通控制模块仿真时然语法正确实物调制方面遇问题显示译码总显示错误老师指导学帮助利解决问题
次进行引脚连接时定细心引脚没注意开始时直正确结果次EDA课程设计历时两星期整整两星期日子里说苦甜学东西时仅巩固前学知识学书没学知识进步加强合作力
通次课程设计懂理实际相结合重理知识远远够学理知识实践相结合起理中出结真正社会服务提高实际动手力独立思考力设计程中遇问题反映出许足处努力克服缺点进行设计前必须充分考虑种情况明白设计目求然围绕着设计求中心充分考虑设计条件实现设计求设计目找优方案没考虑清楚急着做次切身体会正谓远清会摔跤
总说次设计交通控制器较成功设计中遇问题学老师辛勤指导外加努力终解决成感终觉时学知识实价值达理实际相结合目
六 参考文献
[1] 谭会生EDA西安电子电子科技学出版社2004年
[2] 谭会生瞿遂春EDA技术综合应实例分析西安电子科技学 2004
[3] 阎石数字电子技术基础[M]北京市西城区高等教育出版社2008年12月
[4] 谢美电子线路设计实验测试[Z]武汉华中科技学出版社2006年9月
[5] 郭南 电子技术EDA技术课程设计
海南学
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