报告书写求
1 报告撰写求条理清晰语言准确表述简明报告中段首空两字符中文字体宋体五号数字字符字母Times New Roman五号单倍行距
2 报告中插图应文字紧密配合文图相符技术容正确图应配图题（图号图名组成）图题（宋体五号）置图居中中图号序编排图名图号空格排写图中分图时分图号(a)(b)等置分图注：框图流程图（矢量图）专业画图软件
3 报告中插表应文字紧密配合文表相符技术容正确表格加左右边线线需加粗（15磅）表应配表题（表号表名组成）表题（宋体五号）置表居中中表号序编排表名表号空格排写
4 报告中公式原居中书写注：公式编辑器编写
5 设计报告应容序A4纸印左侧装订成册
设计目
1．掌握数字系统设计方法
2．掌握硬件描述语言——Verilog HDL
3．掌握模块化设计方法
4．掌握开发软件方法
二设计求
（1）设计拔河游戏电路键LED表示输入输出
（2）初始时16LED中间两点亮然游戏双方停动键点亮两LED动键慢方移动
（3）动键LED方移动格
（4）LED移动头游戏结束
（5）裁判达赛开始命令甲乙双方输入信号否输入信号效
数码显示获胜者盘数次赛结束动获胜方加分
（6） 完成全部流程：设计规范文档模块设计代码输入功仿真约束综合布局布线时序仿真载验证等
（7） 三设计环境
计算机QuatusII开发软件
四设计容（设计原理方案程序设计仿真分析适配）
41设计原理方案
电子拔河游戏机种容纳甲乙双方参赛甲乙双方加裁判三游戏电路排16LED发光二极表示拔河电子绳甲乙双方通钮开关发光LED方终点延伸延伸某方LED时该方失败方获胜获胜次数进行计数连续赛局定胜负赛开始裁判达赛命令甲乙双方输入信号否输入信号效裁判信号键盘空格键控制电子绳16LED构成裁判达开始赛命令摁空格键位电子绳中点LED发亮甲乙双方通键输入信号发亮LED方移动阻止方延伸谁摁快方移动中点方LED发亮时表示赛结束时电路锁保持前状态变非裁判电路复位获胜方计数器动加记分电路两位七段数码分双方分进行累计次赛结束时电路动加分赛结束时计分器清零次赛做准备
拔河LED显示模块
控制电路模块
键模块
计分数码显示模块
42程序设计仿真
421分频器模块程序设计仿真
module fpq(_10000HzOut_25HzOut_50MHzIn)
input _50MHzIn
output _10000HzOut_25HzOut
parameter width116value12499
parameter width210value2499
reg _10000HzOut_25HzOut
reg [width110] Count
reg [width210] Cnt
always @(posedge _50MHzIn) 2500*2*10000Hz50MHz
if (Countvalue1) Binary Counter(0~2499)
begin
Count < 15＇d0 _10000HzOut < ~_10000HzOut
end
else Count < Count + 1＇b1
always @(posedge _50MHzIn) 100 000*2*25Hz50MHz
if (Cntvalue2) Binary Counter(0~99999)
begin
Cnt < 15＇d0 _25HzOut < ~_25HzOut
end
else Cnt < Cnt + 1＇b1
endmodule
图1分频器仿真波形图
422键模块程序设计仿真
键模块采3门消抖两玩家
设置两键采25hz脉
module xiaodou(key1 key2 _25Hk1 k2)
input key1 键1
input key2 键2
input _25H 脉25Hz
output k1
output k2
assign k1(a1|a2|a3)
assign k2(b1|b2|b3) 采3门消抖
reg a1a2a3b1b2b3
always @(posedge _25H)
begin
a1 b1end
endmodule
图2仿真波形图
423程序模块程序设计仿真
拔河程序开始时设复位键通左右数码显示玩家分数两led灯代表拔河绳子中点拔河结束清零
module xin(k1 k2 rst nrst _25H q left right)
input k1
input k2
input rst 拔河开始复位键
input nrst 计分清零键
input _25H
output [20] q 拔河led显示输出
output [20] left 左边分数数码输出
output [20] right 右边分数数码输出
reg [20]q
reg n
reg [20]leftright reg寄存器
always @(negedge rst or posedge _25H or negedge nrst)
begin
if(~rst) begin q7n1end qled回中点 n开
else if(~nrst) begin left0right0end 计分清零
else if(n) 判断否开
begin case({k1k2}) 键组
2＇b01 qq+1 led右移位
2＇b10 qq1 led左移位
default qq 保持
endcase
case(q)
3＇b000begin n0leftleft+1end 左+1分n关
3＇b110begin n0rightright+1end 右+1分n关
defaultn endcase
end
end
endmodule
图3仿真波形图
424LED模块程序设计仿真
Led设16灯
module led(q _50M led)
input [20] q
input _50M
output [70] led
reg [70] led
always@(posedge _50M)
case(q)
3＇d0led16＇b0011111111111111
3＇d1led16＇b1001111111111111
3＇d2led16＇b1100111111111111
3＇d3led16＇b1110011111111111
3＇d4led16＇b1111001111111111
3＇d5led16＇b1111100111111111
3＇d6led16＇b1111110011111111
3＇d7led16＇b1111111001111111 中点
3＇d8led16＇b1111111100111111
3＇d9led16＇b1111111110011111
3＇d10led16＇b1111111111001111
3＇d11led16＇b1111111111100111
3＇d12led16＇b1111111111110011
3＇d13led16＇b1111111111111001
3＇d14led16＇b1111111111111100
defaultled endcase
endmodule
图4仿真波形图
425数码模块程序设计仿真
module shumaguan1(left right _10000H segout wx)
input [20] left
input [20] right
input _10000H
output [60] segout 数码输出
output [20] wx
reg [20] wx
reg [60] segout
reg [10] count
reg [30] seg_in
always@(posedge _10000H)
case(count)
2＇d0begin wx<3＇b011seg_in 2＇d1begin wx<3＇b101seg_in<4＇d8count 2＇d2begin wx<3＇b110seg_in endcase
always@(seg_in)
case(seg_in) g f e d c b a
4＇d0segout<7＇b1000000 0
4＇d1segout<7＇b1111001 1
4＇d2segout<7＇b0100100 2
4＇d3segout<7＇b0110000 3
4＇d4segout<7＇b0011001 4
4＇d5segout<7＇b0010010 5
4＇d6segout<7＇b0000010 6
4＇d7segout<7＇b1111000 7
4＇d8segout<7＇b0111111 8
4＇d9segout<7＇b0111011 9
defaultsegout<7＇b1000000
endcase
endmodule
图5仿真波形图
426顶层设计仿真
图6顶层设计
图7顶层设计仿真波形图
43适配
1选择器件：Cyclone II EP2C5AT144A7
2引脚分配：
Node Name
Direction
Location
_50MHzIn
Input
IOBANK_1
key1
Input
IOBANK_2
key2
Input
IOBANK_3
led[0]
Output
PIN_24
led[1]
Output
PIN_25
led[2]
Output
PIN_26
led[3]
Output
PIN_30
led[4]
Output
PIN_31
led[5]
Output
PIN_32
led[6]
Output
PIN_27
led[7]
Output
PIN_28
led[8]
Output
PIN_64
led[9]
Output
PIN_63
led[10]
Output
PIN_60
led[11]
Output
PIN_59
led[12]
Output
PIN_58
led[13]
Output
PIN_57
led[14]
Output
PIN_55
led[15]
Output
PIN_53
nrst
Input
IOBANK_4
rst
Input
EDGE_BOTTOM
segout[0]
Output
PIN_40
segout[1]
Output
PIN_41
segout[2]
Output
PIN_42
segout[3]
Output
PIN_43
segout[4]
Output
PIN_44
segout[5]
Output
PIN_45
segout[6]
Output
PIN_47
wx[0]
Output
PIN_48
wx[1]
Output
PIN_51
wx[2]
Output
PIN_52
五 结
开始接触课题时候知道手通老师讲解查找资料基解拔河游戏机设计原理通次课程设计更加感理实际间差异越越强烈感掌握项技术唯办法办法实践通实践书知识应实践发现问题真正掌握知识学致然遇问题时验学工作帮助
六 参考文献
[1] 潘松著EDA技术实教程(第二版) 北京：科学出版社2005
[2] 刘睿强编Verilog HDL数字系统设计实践 北京：电子工业出版社2011
[3] 刘福奇编Verilog HDL应程序设计实例精讲 北京：电子工业出版社2009
[4]王秀琴编数字系统设计入门应实例北京：电子工业出版社2012
[5]侯建军编spoc技术基础教程北京：清华学出版社2008
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报告书写求
1 报告撰写求条理清晰语言准确表述简明报告中段首空两字符中文字体宋体五号数字字符字母Times New Roman五号单倍行距
2 报告中插图应文字紧密配合文图相符技术容正确图应配图题（图号图名组成）图题（宋体五号）置图居中中图号序编排图名图号空格排写图中分图时分图号(a)(b)等置分图注：框图流程图（矢量图）专业画图软件
3 报告中插表应文字紧密配合文表相符技术容正确表格加左右边线线需加粗（15磅）表应配表题（表号表名组成）表题（宋体五号）置表居中中表号序编排表名表号空格排写
4 报告中公式原居中书写注：公式编辑器编写
5 设计报告应容序A4纸印左侧装订成册
设计目
1．掌握数字系统设计方法
2．掌握硬件描述语言——Verilog HDL
3．掌握模块化设计方法
4．掌握开发软件方法
二设计求
（1）设计拔河游戏电路键LED表示输入输出
（2）初始时16LED中间两点亮然游戏双方停动键点亮两LED动键慢方移动
（3）动键LED方移动格
（4）LED移动头游戏结束
（5）裁判达赛开始命令甲乙双方输入信号否输入信号效
数码显示获胜者盘数次赛结束动获胜方加分
（6） 完成全部流程：设计规范文档模块设计代码输入功仿真约束综合布局布线时序仿真载验证等
（7） 三设计环境
计算机QuatusII开发软件
四设计容（设计原理方案程序设计仿真分析适配）
41设计原理方案
电子拔河游戏机种容纳甲乙双方参赛甲乙双方加裁判三游戏电路排16LED发光二极表示拔河电子绳甲乙双方通钮开关发光LED方终点延伸延伸某方LED时该方失败方获胜获胜次数进行计数连续赛局定胜负赛开始裁判达赛命令甲乙双方输入信号否输入信号效裁判信号键盘空格键控制电子绳16LED构成裁判达开始赛命令摁空格键位电子绳中点LED发亮甲乙双方通键输入信号发亮LED方移动阻止方延伸谁摁快方移动中点方LED发亮时表示赛结束时电路锁保持前状态变非裁判电路复位获胜方计数器动加记分电路两位七段数码分双方分进行累计次赛结束时电路动加分赛结束时计分器清零次赛做准备
拔河LED显示模块
控制电路模块
键模块
计分数码显示模块
42程序设计仿真
421分频器模块程序设计仿真
module fpq(_10000HzOut_25HzOut_50MHzIn)
input _50MHzIn
output _10000HzOut_25HzOut
parameter width116value12499
parameter width210value2499
reg _10000HzOut_25HzOut
reg [width110] Count
reg [width210] Cnt
always @(posedge _50MHzIn) 2500*2*10000Hz50MHz
if (Countvalue1) Binary Counter(0~2499)
begin
Count < 15＇d0 _10000HzOut < ~_10000HzOut
end
else Count < Count + 1＇b1
always @(posedge _50MHzIn) 100 000*2*25Hz50MHz
if (Cntvalue2) Binary Counter(0~99999)
begin
Cnt < 15＇d0 _25HzOut < ~_25HzOut
end
else Cnt < Cnt + 1＇b1
endmodule
图1分频器仿真波形图
422键模块程序设计仿真
键模块采3门消抖两玩家
设置两键采25hz脉
module xiaodou(key1 key2 _25Hk1 k2)
input key1 键1
input key2 键2
input _25H 脉25Hz
output k1
output k2
assign k1(a1|a2|a3)
assign k2(b1|b2|b3) 采3门消抖
reg a1a2a3b1b2b3
always @(posedge _25H)
begin
a1
endmodule
图2仿真波形图
423程序模块程序设计仿真
拔河程序开始时设复位键通左右数码显示玩家分数两led灯代表拔河绳子中点拔河结束清零
module xin(k1 k2 rst nrst _25H q left right)
input k1
input k2
input rst 拔河开始复位键
input nrst 计分清零键
input _25H
output [20] q 拔河led显示输出
output [20] left 左边分数数码输出
output [20] right 右边分数数码输出
reg [20]q
reg n
reg [20]leftright reg寄存器
always @(negedge rst or posedge _25H or negedge nrst)
begin
if(~rst) begin q7n1end qled回中点 n开
else if(~nrst) begin left0right0end 计分清零
else if(n) 判断否开
begin case({k1k2}) 键组
2＇b01 qq+1 led右移位
2＇b10 qq1 led左移位
default qq 保持
endcase
case(q)
3＇b000begin n0leftleft+1end 左+1分n关
3＇b110begin n0rightright+1end 右+1分n关
defaultn
end
end
endmodule
图3仿真波形图
424LED模块程序设计仿真
Led设16灯
module led(q _50M led)
input [20] q
input _50M
output [70] led
reg [70] led
always@(posedge _50M)
case(q)
3＇d0led16＇b0011111111111111
3＇d1led16＇b1001111111111111
3＇d2led16＇b1100111111111111
3＇d3led16＇b1110011111111111
3＇d4led16＇b1111001111111111
3＇d5led16＇b1111100111111111
3＇d6led16＇b1111110011111111
3＇d7led16＇b1111111001111111 中点
3＇d8led16＇b1111111100111111
3＇d9led16＇b1111111110011111
3＇d10led16＇b1111111111001111
3＇d11led16＇b1111111111100111
3＇d12led16＇b1111111111110011
3＇d13led16＇b1111111111111001
3＇d14led16＇b1111111111111100
defaultled
endmodule
图4仿真波形图
425数码模块程序设计仿真
module shumaguan1(left right _10000H segout wx)
input [20] left
input [20] right
input _10000H
output [60] segout 数码输出
output [20] wx
reg [20] wx
reg [60] segout
reg [10] count
reg [30] seg_in
always@(posedge _10000H)
case(count)
2＇d0begin wx<3＇b011seg_in
always@(seg_in)
case(seg_in) g f e d c b a
4＇d0segout<7＇b1000000 0
4＇d1segout<7＇b1111001 1
4＇d2segout<7＇b0100100 2
4＇d3segout<7＇b0110000 3
4＇d4segout<7＇b0011001 4
4＇d5segout<7＇b0010010 5
4＇d6segout<7＇b0000010 6
4＇d7segout<7＇b1111000 7
4＇d8segout<7＇b0111111 8
4＇d9segout<7＇b0111011 9
defaultsegout<7＇b1000000
endcase
endmodule
图5仿真波形图
426顶层设计仿真
图6顶层设计
图7顶层设计仿真波形图
43适配
1选择器件：Cyclone II EP2C5AT144A7
2引脚分配：
Node Name
Direction
Location
_50MHzIn
Input
IOBANK_1
key1
Input
IOBANK_2
key2
Input
IOBANK_3
led[0]
Output
PIN_24
led[1]
Output
PIN_25
led[2]
Output
PIN_26
led[3]
Output
PIN_30
led[4]
Output
PIN_31
led[5]
Output
PIN_32
led[6]
Output
PIN_27
led[7]
Output
PIN_28
led[8]
Output
PIN_64
led[9]
Output
PIN_63
led[10]
Output
PIN_60
led[11]
Output
PIN_59
led[12]
Output
PIN_58
led[13]
Output
PIN_57
led[14]
Output
PIN_55
led[15]
Output
PIN_53
nrst
Input
IOBANK_4
rst
Input
EDGE_BOTTOM
segout[0]
Output
PIN_40
segout[1]
Output
PIN_41
segout[2]
Output
PIN_42
segout[3]
Output
PIN_43
segout[4]
Output
PIN_44
segout[5]
Output
PIN_45
segout[6]
Output
PIN_47
wx[0]
Output
PIN_48
wx[1]
Output
PIN_51
wx[2]
Output
PIN_52
五 结
开始接触课题时候知道手通老师讲解查找资料基解拔河游戏机设计原理通次课程设计更加感理实际间差异越越强烈感掌握项技术唯办法办法实践通实践书知识应实践发现问题真正掌握知识学致然遇问题时验学工作帮助
六 参考文献
[1] 潘松著EDA技术实教程(第二版) 北京：科学出版社2005
[2] 刘睿强编Verilog HDL数字系统设计实践 北京：电子工业出版社2011
[3] 刘福奇编Verilog HDL应程序设计实例精讲 北京：电子工业出版社2009
[4]王秀琴编数字系统设计入门应实例北京：电子工业出版社2012
[5]侯建军编spoc技术基础教程北京：清华学出版社2008
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