PrimePower教学
準備事項
範例程式載 (個Verilog寫4bit fulladder與testbench)
教學內容假設位已經熟悉Design Analyzer與ModelSim
觀念介紹
PrimePowerSynopsys發展模擬軟體來做gatelevelPower 模擬
快速手四部曲
1 SynopsysDesign Analyzer對HDL source code做合成產生gatelevel netlist file
2 ModelSim產生該gatelevel netlist與vtestbench對應topvcd (Value Change File)
3 PrimePower做功率分析
整個Design flow致圖示
1 SynopsysDesign Analyzer對HDL source code做合成產生gatelevel netlist file
11 da &進入Design Analyzer後第步先設定synthesis library path (xxxdb)
選定synthesis library後面ModelSim做gatelevel模擬時知道提供相對個simulate module library (v)
從Setup＼Defaults 設 定Search Path與Link Library
想次執行Design Analyzer設定次直接編輯根目錄隱藏檔 synopsys_dcsetup建議方法
12 File ＼ ReadEdit ＼ Uniquify ＼ HierarchyTools ＼ Design OptimizationFile ＼ Save As ＼ (Verilog format)
果想剛剛Design Analyzer執行過動作編輯成個script file便於日後dc_shell執行您關閉Design Analyzer後剛剛工作目錄找個commandlog檔案後幾行記錄著您剛動作正謂走過必留痕跡 ^_^
例言會檔案尾端內容：
這段copy來外存成個runscr次進dc_shell並 include檔
dc_shell &
dc_shell > include runscr
動執行程序
2 ModelSim產生該gate level netlist與testbench對應topvcd (Value Change File)
21 開啟ModelSim： vsim &
22 開個projectprojectdesign經過合成器產生gatelevel netlist (add4_gatev)testbench(add4testv)與對應於合成時synthesis library (fastdb slowdb)simulate module library (umc18v umc18iov3v5v)通通adding to project
23 修改add4testv 加段指令產生vcd
24 Compile ＼ Compile All
25 切換Library標籤選擇work library展開執行top module name testbedsimulate
26 執行Simulate ＼ Run ＼ Run All 後工作目錄會產生個add4vcd檔案
於目前CIC沒提供ModelSim Linux版果產生vcd檔這個步驟PC版ModelSim SE做會問題必須工作站版ModelSim產生vcd
兩者產生資料工作站環境相
PC 記事開會發現
3 PrimePower做功率分 析
31 進入PrimePower
pp_shell
32 首先設定Design Analyzer樣library路徑
pp_shell> set search_path synopsysCBDK018_UMC_ArtisanCICSynopsysDC
pp_shell> set link_library * slowdb fastdb dw_foundationsldb
步驟建議寫成 synopsys_ppsetup 放個工作站根目錄project工作目錄
這樣次設定
33 read gatelevel netlist
pp_shell> read_verilog add4_gatev
34 指定current design例指定top module FourBitAdder
pp_shell> current_design FourBitAdder
35 read VCD file並將testbench (ex testbed)從top module模組別名(ex FourBitAdder模組別名A1)中strip掉
pp_shell> read_vcd strip_path testbedA1 add4vcd
36 開始計算模擬功率消耗
pp_shell> calculate_power
37 輸出模擬結果預設會存工作目錄primepowerrpt
pp_shell> report_power
primepowerrpt內容示：
步驟33 ~ 37執行結果無誤回應訊息會顯示1
執行過指令(33~37)結束pp_shell後會存工作目錄pp_shell_commandlog檔 後段您這指令行複製重新編輯成個run_ppscr日後想執行這task時
pp_shell f run_ppscr
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範例程式載 (個Verilog寫4bit fulladder與testbench)
教學內容假設位已經熟悉Design Analyzer與ModelSim
觀念介紹
PrimePowerSynopsys發展模擬軟體來做gatelevelPower 模擬
快速手四部曲
1 SynopsysDesign Analyzer對HDL source code做合成產生gatelevel netlist file
2 ModelSim產生該gatelevel netlist與vtestbench對應topvcd (Value Change File)
3 PrimePower做功率分析
整個Design flow致圖示
1 SynopsysDesign Analyzer對HDL source code做合成產生gatelevel netlist file
11 da &進入Design Analyzer後第步先設定synthesis library path (xxxdb)
選定synthesis library後面ModelSim做gatelevel模擬時知道提供相對個simulate module library (v)
從Setup＼Defaults 設 定Search Path與Link Library
想次執行Design Analyzer設定次直接編輯根目錄隱藏檔 synopsys_dcsetup建議方法
12 File ＼ ReadEdit ＼ Uniquify ＼ HierarchyTools ＼ Design OptimizationFile ＼ Save As ＼ (Verilog format)
果想剛剛Design Analyzer執行過動作編輯成個script file便於日後dc_shell執行您關閉Design Analyzer後剛剛工作目錄找個commandlog檔案後幾行記錄著您剛動作正謂走過必留痕跡 ^_^
例言會檔案尾端內容：
這段copy來外存成個runscr次進dc_shell並 include檔
dc_shell &
dc_shell > include runscr
動執行程序
2 ModelSim產生該gate level netlist與testbench對應topvcd (Value Change File)
21 開啟ModelSim： vsim &
22 開個projectprojectdesign經過合成器產生gatelevel netlist (add4_gatev)testbench(add4testv)與對應於合成時synthesis library (fastdb slowdb)simulate module library (umc18v umc18iov3v5v)通通adding to project
23 修改add4testv 加段指令產生vcd
24 Compile ＼ Compile All
25 切換Library標籤選擇work library展開執行top module name testbedsimulate
26 執行Simulate ＼ Run ＼ Run All 後工作目錄會產生個add4vcd檔案
於目前CIC沒提供ModelSim Linux版果產生vcd檔這個步驟PC版ModelSim SE做會問題必須工作站版ModelSim產生vcd
兩者產生資料工作站環境相
PC 記事開會發現
3 PrimePower做功率分 析
31 進入PrimePower
pp_shell
32 首先設定Design Analyzer樣library路徑
pp_shell> set search_path synopsysCBDK018_UMC_ArtisanCICSynopsysDC
pp_shell> set link_library * slowdb fastdb dw_foundationsldb
步驟建議寫成 synopsys_ppsetup 放個工作站根目錄project工作目錄
這樣次設定
33 read gatelevel netlist
pp_shell> read_verilog add4_gatev
34 指定current design例指定top module FourBitAdder
pp_shell> current_design FourBitAdder
35 read VCD file並將testbench (ex testbed)從top module模組別名(ex FourBitAdder模組別名A1)中strip掉
pp_shell> read_vcd strip_path testbedA1 add4vcd
36 開始計算模擬功率消耗
pp_shell> calculate_power
37 輸出模擬結果預設會存工作目錄primepowerrpt
pp_shell> report_power
primepowerrpt內容示：
步驟33 ~ 37執行結果無誤回應訊息會顯示1
執行過指令(33~37)結束pp_shell後會存工作目錄pp_shell_commandlog檔 後段您這指令行複製重新編輯成個run_ppscr日後想執行這task時
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